JPS5882356A - 集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は消費電力の低減化を計った集積回路装置に関す
る。

電池駆動の電子機器は低消費電力であることが必須の要
件であるため、Ｃ−ＭＯＳの集積回路装置（以下ＬＳＩ
という）が使用されている。例えば、電子式ディジタル
時計はＣ−ＭＯＳを使用したＲ、ＯＭ＝ＲＡＭ方式が採
用されている。この時計に電卓の機能を付加すると、電
池の消耗が犬となり、より消費電力の低減化が望まれる
が、本発明はこのような要望にこたえたものである。

即ち、本発明は時計機能に他の機能を付加した場合にお
いて、消費電力の低減化を効率よく行うＬＳＩに関する
ものである。

以下本発明のＬ　Ｓ　Ｉを図面に従って詳細に説明する
。

第１図のＬＩＩ、叱■はＣ−ＭＯＳで構成される種々の
論理単位回路であって、この回路の組み合せによってＬ
ＳＩが構成されるが、この組み合せは本発明には関係な
いので詳細は省略する。なお同図において、ＰはＰ型の
ＭＯＳ）ランジスタ、ＮはＮ型のＭＯＳ）ランジスタを
示し、φ１．φ２゜φ３は第２図に示す如き波形の７ス
テムクロツク信号である。

第３図は本発明ＬＳＩのブロック図で時割機能と電卓機
能の両方を備えている。

Ｌｏで示すＩ−Ｓ　Ｉの内部システムは、従来の電卓に
利用されていたＣｐｕ部分り、ｃが含まれていて、その
他ＫＫＥＹ人カバッファ１１．表示出力レジスターＷ１
表示信号発生回路Ｂ　Ｉ’がある。

上記Ｌｃ内には各種のプログラムを絹み込んだＲＯＭ、
各種情報を記憶するだめのＲＡＭ、ｌ記ＲＯＭの桁選択
レジスタＢ１．ページ選択レジスタＢ２、アキュムレー
タレジスタＡＣＣ，に記ＲＡＭの桁選択レジスタＡＩ、
ＲＡＭのレジスタ選択レジスタＡ２、上記ＲＯＭからの
出力ＩＩ〜■８をマイクロオーダに変換するインストラ
クションデコーダ１４、アダー１３等が含捷れている。

又ＷレジスタはＲＡＭ内に記憶されている各種情報を選
択的に記憶する表示用バッファレジスタ、ＢＰは液晶表
示体駆動用信号発生装置、１１はキー人力信号を一時的
に記憶するキーバッファレジスタである。

Ｌｏには更に水晶発振回路９、時刻信号作成用の分周部
６、後述するクロックコントロール部１０が含まれてい
る。

上述の構成において、発振回路９によって発生される基
本クロック信号ｆ１６は分周部６に導入されて１秒信号
ｆｌに変換される。又、この分周部６で形成される信号
ｆ１５．ｆ１６ｉｄクロックコントロール部１０に導入
されてソステムクロック信号φｌ〜φ３に変換される。

上記システムクロック信号（以下システムクロックとい
う）φｌ〜φ３はＬｃ内あるいは他の部分に供給され、
該当部分を動作させる。従ってとのφ１〜φ３が供給さ
れている間はＬ　Ｓ　Ｉ各部で電力消費がある。

さて、上記システムクロックφｌ〜φ３が供給されると
、Ｌ　ｃにおいては電卓としての動作あるいは計時動作
を行う。即ち、ＲＯＭの内容はインストラクションデコ
ーダ１４にてマイクロオーダ■。

■・・・に変換されＡＣＣ，ＡＩ、　Ａ２．１３等を制
御するから、電卓としての演算処理はこのマイクロオー
ダによる制御で行われる。

一方、計時動作の場合も同様に制御されるが、この場合
はＲＡ　Ｍ中の時刻情報記憶領域中に上記１秒信号ｆｌ
を加算すると同時に、日、時、分等の補正及び表示レジ
スタＷの変更が行なわれるだけである。

なお、本発明でいう演算処理というのは、計時処理の場
合、１秒経過した後に、０秒カウンター（ＲＡ　Ｍ中に
ある）に１を加える処理、０月、日、時、分、秒等の値
を記憶するメモ’Ｊ−ｖｃ６０進補正を行う処理、０月
、日、時、分等の刻時状態を表示する為の情報を出力（
Ｗ）レジスターに導入する処理、Ｏ目ざまし等のアラー
ムの為の時刻比較　　、をして、アラームを鳴らす処理
等であり、電卓処理の場合、ＫＥＹを押圧した後そのｒ
（Ｅ　Ｙに応じた演算処理をすることを言う。

システムクロックφｌ〜φ３は、上記画処理中だけ発生
する。計時処理の場合、１秒毎にせねばならない処理時
間は約３ｍ５ｅｃであり、又電卓の演算処理の場合２０
０〜５００ｍ５ｅｃである。したがって、計時のみを考
えると、１秒のうち３ｍ５ｅＣのみ電力消費があり、電
卓のみを考えると、キーを押して後の演算中最大５００
ｍ５ｅｃのみ電力消費があることを意味する。

本発明は特に上記の点に鑑みなされたもので、上記演算
処理待以外にシステムクロックφｌ〜φ３の発生を停止
させてＬＳＩ内での消費電力を低減化したものである。

もちろんシステムクロックφｌ〜φ３停止時においても
表示用バッフアレシス３Ｗ、ＲＡＭ中の時刻情報等は保
持されている。

ここでシステムのクロックの発生を停止させるというこ
とはクロックφ１〜φ３のレベルヲ常にＬｏｗレベルに
するということで、第１図かられかる様にφ１〜−３の
各々がＬｏｗレベルになると（ｒ）〜（２）の場合、負
荷ＭＯ５（Ｎチャンネル）のゲートがＨｉ　ｇ　ｈレベ
ルになって常にＯＮ、スイッチングＭＯ５（Ｐチャンネ
ル）は常［ＯＦＦとなる。

したがって、状態が定常的になり、電力消費が生じない
。（１ｖ）のインバータ回路の場合、クロックの入って
いる負荷ＭＯ５（Ｎ）及びスイッチングＭＯ５（Ｐ）は
共ＶＣｏ　ＮＫなり、その時のＩｎｐｕｔの反転信号が
０ＵＴ−Ｉ）ＵＴｖｃでる。

しかし、このインバータの入力も、以降変化せず定常的
である為、このインバータ回路に於いても以降電力消費
はない。

この様に本ＬＳＩシステムに於いて、非演算制御）中に
システムクロックを停止さぜると例えば７０００〜８０
００のＭＯＳ−ＦＥＴ素子を内蔵したＣ−ＭＯＳ　、　
ＬＳ　Ｉでは演算（制御）　Ｉｌ−＆ま２００／／Ｗ以
下であったものが、非演算時ｖｃ　ｉ’、＋：　３０μ
Ｗと大１］」に電力消費の低減ができる。

以下第５図のフローチャー１・を参照して上記Ｉ、ＳＩ
の動作を説明する。同図において、各ステップ８１〜Ｓ
１０　は次の動作を行う。

Ｓｌ・・・１秒信号が発生したかとりかの判定。

Ｓ２・・・発振器６からクロック≠ｌ〜φ３を各部に供
給する。

Ｓ３　・ＲＡＭ中の秒カウンタに１１１１１を加えるＯ
８４・・月、日、時、分等の補正を行う。

Ｓ５・・・レジスタＷの内容を新たな時刻情報に直す。

Ｓ６・・・アラーム時刻の判定 Ｓ７　アラーム報知を行う。（Ｌ　Ｓ　Ｉ中には特に図
示していない）。

Ｓ８・・・発振器からのシステムクロックφｌ〜φ３を
とめる。

Ｓ９・・キーバッファレジスタ１１を利用してキー抑圧
の有無を判定する。

Ｓ１０・・・電卓用の演算処理を行う。

第５図各ステップにおける動作を達成するのはクロック
コントロール部ｌＯであるからその構成を捷ず第４図に
従って説明する。

発振回路９は、例えば水晶発振回路で、その出力は、第
２図のｆｌ６の様に約３２ＫＨｚの発振出力のものを用
いる。具体的には３２．７６８ＫＨｚが望ましい。

Ｆｌ−Ｆｌ５　なる１５ビツトの純二進カウンターをこ
の３２．７６８ＫＨｚの発振出力ｆ１６でカウントさせ
れば、Ｆｌの出力ｆ１がＩｖｃなるのは１秒に１回とな
り、ｆｌが１秒信号に該当する。

上記カウンタの信号ｆ１５．ｆ１６を用いてつくる０ｆ
１６（Ｆｌ５の入力−発振器の出力）、ｆｌ５（Ｆｌ５
の出力）の信号は第２図に示すもので、φ１〜φ３は次
の論理で得られる。（これは図のｃｌｏｃｋｇｅｎｅｒ
ａｔｏｒｃｇで得られる）φ１＝ｆ１６＋ｆ１５ φ２＝ｆ１６＋ｆ１５ φ３二ｆ１５ この様に時計の分周回路の信号を用いて簡単なゲートを
付加するだけでシステムのクロックφＩ〜φ３をつくっ
ているのも本ンステムの特徴のひとつである。このφ１
〜φ３ｆｌＮＯｒ＜グー）ＯＧ］〜ＯＧ３に入力され、
後述するが制御信号Ｓによって、システムへの伝達制御
がなされる。すなわちＯＧＩ〜ＯＧ３の出力φｌ〜φ３
がシステムクロックでＳ−１の時、φｌ〜φ３は全て０
（Ｌｏｗ）となり８−０の時は、φＩ−φ１．φ２二φ
２．φ３−φ３となってφｌ〜φ３がそのま壕システム
クロックとなる。

図において、ｆＡは１秒信号ｆｌをクロックパルスφｌ
に同期させたもので、同じく１秒間隔で（９） 発生する信号で、そのパルス幅はｌビットタイムとなっ
ている。

Ｔｉｄ上記信号ｆＡによってセットされ、マイクロオー
ダ■によってリセットされるフリップフロップＦ］８の
出力であるＯ８はマイクロオーダ■でセットされ、キー
人カバノファレジスタ１１の出力ＫＥＹＩ〜ＫＥＹ４又
はｆＡでリセットされるフリップフロップＦ１９の出力
である。なおマイクロオーダ■はステップＳ８において
発生される。

さて、本発明のＬＳＩはまずＳｌステップにおいて、秒
信号の発生の有無を判定し、秒信号が発生していればＳ
２〜Ｓ８ステツプで開時動作を行い、秒信号が発生して
いなければキー人力の有無の判定を行う。上記秒信号の
発生有無は直接ｆｌ信号で行なわず、信号Ｔ（フリップ
フロップＦ１８の出力）で行っている。１ｓｅｃのジャ
ッジをこのＴで行っているのは、単にこれをｆＡ倍信号
行ったとすると、ＫＥＹが押されて計算機が演算を行っ
ている途中で１秒信号ｆＡがきた時に、刻時処理が行わ
れないという事態を防止しようとするから（１０） である。すなわち、ｆＡが発生すると、演算中であるな
しにかかわらずＴ＝１になり、たとえその後ｆＡ−０に
なってもＴ＝１の斗１である。演算が終了して、１ｓｅ
ｃジヤツジにもどって、このジャッジを終えた後にマイ
クロオーダ■で′ｒがリセットされる。

つまり、演算中に１秒信号がきた時には、これを検出し
て保持して、演算終了後、刻時処理をする為、上述の事
態が防止される。

なおこの場合、「秒カウンターに１を加える」処理が最
大５００ｍ５ｅｃ遅れることになるが、この時は、電卓
モードである為、表示は演碧結果のデータであり、時刻
の表示は行われないので、問題はないし、刻時処理時間
が約３ｍ５ｅｃであることから最悪演算に入ったと同時
に１秒信号がきたとしても、５００ｍ５ｅｃ経過後の３
ｍ５ｅｃで刻時処理がされるので、秒がくるりというこ
とはない。

システムクロックの発生制御は、Ｓ信号で行われること
にふれたが、このＳ信号はマイクロオーダ■でセットさ
れ、キーの抑圧情報であるＫ　ＥＹ入カバッファ１１の
出力又は１秒信号ｆＡでリセットされる。

マイクロオーダ■は第５図のフローチャートの最後で発
生させるもので、これは刻時処理又は演算処理の終了時
になされる。一種の演算終了信号になる。すなわちＳｉ
ｄ、刻時処理又は演算処理が終了してから、次に１秒信
号又はＫＥＹが押されるまでの間だけｌとなり、グー）
ＯＧＩ〜ＯＧ３の出力を強制的にＯ（Ｌｏｗレベル）ｖ
ｃシて、低消費電力状態にさせる。

なおりロックコントロール部及び発振回路、分周器は当
然常に動作状態にある為、ここでは電力消費が行なわれ
る。

叙土のように本発明のＬＳＩによれば演算処理待以外シ
ステムクロックφ１〜φ３の発生を停止しているので消
費電力の低減化が割れる。

他の実施例１ 発振回路９の基本周波数は３２ＫＩ−１ｚであり、電卓
の演算用周波数は上記基本周波数より作るため１６ＫＨ
ｚとなる。従って電卓の四則演算は８桁機能の場合５０
０ｍ５ｅｃ程度の演算時間が必要である。

このため、１０桁、１２桁程度の機能の場合、演算時間
は１ｓｅｃ以上となる。

このように演算時間が長くなると電卓の機能が充分生か
せなくなるので、演算速度を」−げるためより高い演算
用周波数をクロックコントロール部ＩＯへ別途入力させ
るようにＬＳＩに外部クロック信号入力端子Ｇを設ける
。内部発振回路の出力を利用するか、外部発振回路の出
力を利用するかは選択できるように構成する。

実施例２゜ カウンタＦ１〜Ｆ１５　を４ビット毎に分け、これらの
内容をストップウォッチの時刻情報に利用する。

例えばマイクロオーダ■、■、■、■を利用してＦｌ−
Ｆｌ５　の内容をアキュムレータレジスタＡＣＣの各ビ
ットＡＣＣＩ−ＡＣＣ４に次の如く導入する。

■のマイクロオーダでＡＣＣ４〜ＡＣＣＩにｆ４〜ｆ１
の情報が入る■　　　　〃　　　　　　　　〃　　　　
　ｆ８〜［５〃■のマイクロオーダでＡＣＣ４〜ＡＣＣ
１ｖｃｆ１２〜ｆ９の情報が入る■　　　　／／　　　
　　　　　／／　　　　　ｆ　１５〜ｆ１３　　　　“
ストップウォッチとしての動作は次の通り。

１、　ストップ入力によって分周器のカウント動作を停
止させる。

２　分周器の内容を要求される精度に応じて適宜■〜■
のいずれかと発生させ、アキュムレータを介してＲＡＭ
の所望の領域に入れる。

８、ＲＡＭに記憶されたデータを、秒以下のデータとし
てＷレジスタを介して表示する。

実施例３ 又、アラーム機能、すなわちあらかじめ設定した時刻に
なった時に報知する機能をもつ時計の報知信号発生にも
利用できる。これは、分周器の各段Ｆ／Ｆの動作周波数
がｌＨｚ〜３２ＫＨｚの間にあることを利用するもので
上記時刻一致時にこの分周器の所望段の出力を用いて報
知信号をつくり、これでスピーカを駆動させ、可聴音を
発生させる報知信号の周波数をＩＫＨｚとすると、Ｆ　
、、ｉ　ｎ＝３２ＫＨｚＦ、５ｏｕｔ＝、１６ＫＨｚ　
Ｆ、４＝８ＫＨｚ　Ｆ、３＝４ＫＨｚ　Ｆ、２＝２ＫＨ
ｚであることがらＦ１２の出力を用いる。

１　時刻が一致した後■を発生させＡＣＣＶｃｆ、２〜
ｆ９を入力する。

２、ＡＣＣの内容をＲＡＭの所望の領域に記憶する０ ３、ＲＡＭのｆ１２の情報に対応ｉ〜だ位置がｌかどう
かジャッジする。

４、　　ｆ、２に対応したＲＡＭの部分が１ならばし１
１ｉ　Ａ　Ｉ−１１を反転させる。

これをくり返すと共−／ＦＡＬの出力でスピーカを駆動
する。

ｆ１２がｉｌ　１１１になる毎にＦ／ＦＡＬが反転され
る。

ｆ１２の周波数が２　Ｋ　Ｈｚである為、”／Ｆ　Ａ　
Ｉ、の周波数は、その１／２で１ＫＨｚとなり、所望の
可聴周波数が得られる。

なお、本発明には次のような思想が含まれている０ 〔ｌ〕システムクロックを制御することにより次の２つ
のモードをとることができるＬＳＩ。

ＲＡＭに情報を保持し、表示バソフアクロンク制御部、
周波数分周部を除いてシステムが停止している。

Ｍｏｄｅ：２　　システムクロック動作状態システム全
体が動作する。

［２］　Ｌ　Ｓ　Ｉシステムにおいて内部に周波数分周
部をもち、分周部のカウンタの内容を情報として処理す
る機側をもつＲＯＭ−ＲＡＭシステム。

［３〕ＲＯＭ−ＲＡＭシステムにおいて〔ｌ〕のＭｏｄ
ｅ：１からＭｏｄｅ　：　２への移行を分周部の信号ま
たは外部よりの入力信号を検知することにより行うこと
を特徴とし、Ｍｏｄｅ　：　２からＭｏｄｅ：ｌへの移
行はシステムのＰｒｏｇｒａｍにより行えることを特徴
としたＲＯＭ−ＲＡＭシステム。

［４］　ＲＯＭ−ＲＡＭシステムにおいて発振部、分周
部をもち、通常分周部よりシステムクロッ刀発生させ、
捷た分周部より時間情報を得るか、他に外部クロック入
力端子をもつことによりこのクロックをシステムクロッ
クとして使用することも可能なＲＯＭ−ＲＡＭシステム
。

（１６） 〔５］分周部６のカウンタＦｌ−Ｆ１５から液晶表示体
のバックプレート用信号、表示セグメント電極側制御用
信号を発生さぜるＬＳＩ０ 〔６］分周部６からシステムクロック信号を発生させる
ＬＳＩ０ 斜上のように本発明のＬＳＩは演算時（特に計時演算時
）以外はとんど電力を消費しないので電力を効率よく利
用できる。

従って電池駆動式の機器に使用して好適である。

【図面の簡単な説明】

第１図は本発明ＬＳＩに使用される論理単位回路のブロ
ック図、第２図はクロック信号の波形図、第３図は本発
明ＬＳＩの構成を示すブロック図、第５図はその要部の
ブロック図、第４図は第３図の動作説明に供するフロー
チャートである。 符号の説明 ＬＯ：ＬＳＩ、　ＬＣ：ＣＰＵ、　６　：分周部、９：
発振回路、ＩＯ：クロックコントロール部。 代理人　弁理士　福　士　愛　彦　（他２名）図面の浄
書（内容に変更なし） ａノ　　　　　　　　　　　　　　　　　　にｌｆノ第
１図 第５図 手続補正書 （特許庁　　　　　　　　　　　　殿）１、事件の表示 特願昭５７−８９３７７ ２、発明の名称 集積回路装置 ３　補正をする者 事件との関係　　　特許出願人 ４、代　理　人 住　所　　１ｓ５１１５大阪市阿倍野区長池町２２番２
２号シャープ株式会社内 自　　発 ７、補正の内容 （１）明細書の第１頁第１９行目乃至第２頁第９行目の
記載を以下のように訂正します。 「電池駆動の電子機器は低消費電力であることが必須の
要件である。本発明は上記の点に鑑み、消費電力の低減
化を効率よく行う集積回路装置（以下ｒＬｓＩＪという
）を提供するものである○」 （２）明細書の第２頁第２０行目の［本発明ＬＳＩＪを
［本発明に係るＬＳＩＪと訂正します。 （３）明細書の第１０頁第１０行目の［本発明のＬＳＩ
Ｊを「本発明に係るＬＳＩＪと訂正します。 （４）明細書の第１２頁第１４行目の「本発明のＬＳＩ
Ｊを「本発明に係るＬＳＩＪと訂正します０ （５）明細書の第１５頁第１６行目の「本発明」を「以
上に説明した本発明に係るＬＳＩＪと訂正し捷す。 （６）明細書の第１７頁第６行目乃至第７行目の［（特
に計時演算時）」を削除し捷す。 （７）明細書の第１７頁第１１行目及び第１３行目の［
本発明ＬＳＩＪを［本発明に係るＬＳＩＪと訂正し１す
。 （８）図面を別紙のとおり浄書し捷す。（内容に変更な
し）。 以」−

Claims (1)

1. 【特許請求の範囲】 １、基本クロック信号を発生する信号発生手段と、上記
   基本クロック信号に基づいてシステムクロック信号を発
   生する手段と、 上記システムクロック信号の供給によって、演算動作を
   成す演算制御手段と、 演算動作開始指示信号に基づいて上記システムクロック
   信号を上記演算制御手段に供給すると共に該演算制御手
   段における演算動作の終了に伴って上記７ステムクロツ
   ク信号の上記演算制御手段への供給を停止するクロック
   コントロール手段とを具備した集積回路装置。