JPS5882533A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPS5882533A JPS5882533A JP56107062A JP10706281A JPS5882533A JP S5882533 A JPS5882533 A JP S5882533A JP 56107062 A JP56107062 A JP 56107062A JP 10706281 A JP10706281 A JP 10706281A JP S5882533 A JPS5882533 A JP S5882533A
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- memory
- cell lines
- unit
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/90—Masterslice integrated circuits
- H10D84/903—Masterslice integrated circuits comprising field effect technology
- H10D84/907—CMOS gate arrays
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体集積回路装置、ｌＦ＃にｉスタースライ
ス方式によるＬＳＩ（以下、！スタースライスＬＳＩと
称する）ｋ関するものである。
ス方式によるＬＳＩ（以下、！スタースライスＬＳＩと
称する）ｋ関するものである。
大規模で多機能を要求される！スタースライスＬ８Ｉに
おいては、同一形状（パターン）の単位セルをマ） Ｉ
Ｊクス状に配置し、各単位セル列間に配線領域を設けて
いる。ζうしたＬＳＩに実装する論理回路の大規模化及
び多機能化に伴ない、半導体チップ上にメモリ（記憶素
子）を実装する論理回路を構成する場合には、単位セル
のみでメモリを構成すると単位セルを多く使用する割に
は配線領域の使用率が低くなる。即ち、単位セルで任意
の論理（いわゆるランダムロジック）の配線を人間若し
くは計算機によって最短となるよ５に行なっても、配置
に必要なスペースが基本的に決められているため、メモ
リの如く規則的な構成をした論理の配線をマスタースラ
イスにおける配線領域に行なっ九場合にその配線領域に
余りが生じるがらである。言い換えれば、通常の配線領
域は数十本Ｓ度の配線を形成できる幅に形成されている
が、メモリを実装し光場合にはその配線本数は両側でせ
いぜい数本ずつしかなく、配線領域のうち配ＩＩＫ使用
しないで放置される部分がかなり生じるのである。！ス
タースライスＬＳＩが大規模になるｋつれて配−領域も
大きくなり、これに比例してメ毫す実装時に生じる配線
領域の余りも大きくなってくる。
おいては、同一形状（パターン）の単位セルをマ） Ｉ
Ｊクス状に配置し、各単位セル列間に配線領域を設けて
いる。ζうしたＬＳＩに実装する論理回路の大規模化及
び多機能化に伴ない、半導体チップ上にメモリ（記憶素
子）を実装する論理回路を構成する場合には、単位セル
のみでメモリを構成すると単位セルを多く使用する割に
は配線領域の使用率が低くなる。即ち、単位セルで任意
の論理（いわゆるランダムロジック）の配線を人間若し
くは計算機によって最短となるよ５に行なっても、配置
に必要なスペースが基本的に決められているため、メモ
リの如く規則的な構成をした論理の配線をマスタースラ
イスにおける配線領域に行なっ九場合にその配線領域に
余りが生じるがらである。言い換えれば、通常の配線領
域は数十本Ｓ度の配線を形成できる幅に形成されている
が、メモリを実装し光場合にはその配線本数は両側でせ
いぜい数本ずつしかなく、配線領域のうち配ＩＩＫ使用
しないで放置される部分がかなり生じるのである。！ス
タースライスＬＳＩが大規模になるｋつれて配−領域も
大きくなり、これに比例してメ毫す実装時に生じる配線
領域の余りも大きくなってくる。
従って、本発明は、上記の如き認識に基いて、メモリ実
装時の配線領域の余りを減少させ、しかも大規模化の要
求を充電した製造容易な半導体集積回路装置を提供する
ことを目的とするものである。
装時の配線領域の余りを減少させ、しかも大規模化の要
求を充電した製造容易な半導体集積回路装置を提供する
ことを目的とするものである。
この目的を達成するために１本発明によれば、論理構成
用の単位セル列と記憶素子用のメモリセル列とを交互に
配することによって、メモリ実装時においてメモリ周辺
回路を上記単位セル列で、またメモリセルな上記メモリ
セル列で夫々構成し、配線領域を充分に使用してその余
りを低減できるようＫしている。
用の単位セル列と記憶素子用のメモリセル列とを交互に
配することによって、メモリ実装時においてメモリ周辺
回路を上記単位セル列で、またメモリセルな上記メモリ
セル列で夫々構成し、配線領域を充分に使用してその余
りを低減できるようＫしている。
以下、本発明をマスタースライスＬＳ ＩＫ適用した実
施例を図面について詳細に説明する。
施例を図面について詳細に説明する。
臨１図は、本実施例によるＬＳＩの基本レイアウトを示
すものである。これによれば、共通の半導体基板からな
る半導体チップ１に、論理構成用の単位セル列２と記憶
素子用のメモリセル列３とが交互に多数個ずつ配置され
ており、各セル列２及び３間が配線領域４として効率良
く使用されるコンパクトな設計となっている。この配線
領域４は１１通常のＬ８ＩＫおける配線領域よりずっと
狭いものであるが、メモリ実装時に配置を形成すべき領
域としては充分なものである。また、この各列２及び３
の周囲には、各ポンディングパッド５を近接配置した入
出力回路用の単位セル６が多数個配列されている。
すものである。これによれば、共通の半導体基板からな
る半導体チップ１に、論理構成用の単位セル列２と記憶
素子用のメモリセル列３とが交互に多数個ずつ配置され
ており、各セル列２及び３間が配線領域４として効率良
く使用されるコンパクトな設計となっている。この配線
領域４は１１通常のＬ８ＩＫおける配線領域よりずっと
狭いものであるが、メモリ実装時に配置を形成すべき領
域としては充分なものである。また、この各列２及び３
の周囲には、各ポンディングパッド５を近接配置した入
出力回路用の単位セル６が多数個配列されている。
セル列２の各セル及びセル列３の各セルは夫々、すべて
同一形状（パターン）に形成されたものであり、！スタ
スライス方式によって各セ、Ａ／タリ閲又は各セル列上
にアル建ニウム配線を施して所望のメモリＬ８Ｉを作成
できるようになっている０第２Ａ図には、ｔｓ１図のレ
イアウトの一部が簡略的Ｋ１１ｌ示されている。そして
、このレイアウトにおいてメ毫りを実装するｋは、第２
Ｂ図に示すようｋ、メモリの周辺ａｍを単位セル列２で
構成し、かつメモリセルをメモリセル列３で構成するよ
５にアル建ニウム配−を施す。この際、メモリ用の配線
領域７は各メモリセル列３の両側に夫々配置されており
、を九周辺回路用の配線領域８は各単位セル列の両側に
夫々配置されている。これらの配線領域７，８はかなり
狭いものであるが、メモリ実装時に必要な配線本数を充
分［１かなっている。なシ、メモリセル列３のうちメモ
リとして使用しないメモリセル列が存在するときには、
その上には通常のアルミニウム配線を施すことができる
。
同一形状（パターン）に形成されたものであり、！スタ
スライス方式によって各セ、Ａ／タリ閲又は各セル列上
にアル建ニウム配線を施して所望のメモリＬ８Ｉを作成
できるようになっている０第２Ａ図には、ｔｓ１図のレ
イアウトの一部が簡略的Ｋ１１ｌ示されている。そして
、このレイアウトにおいてメ毫りを実装するｋは、第２
Ｂ図に示すようｋ、メモリの周辺ａｍを単位セル列２で
構成し、かつメモリセルをメモリセル列３で構成するよ
５にアル建ニウム配−を施す。この際、メモリ用の配線
領域７は各メモリセル列３の両側に夫々配置されており
、を九周辺回路用の配線領域８は各単位セル列の両側に
夫々配置されている。これらの配線領域７，８はかなり
狭いものであるが、メモリ実装時に必要な配線本数を充
分［１かなっている。なシ、メモリセル列３のうちメモ
リとして使用しないメモリセル列が存在するときには、
その上には通常のアルミニウム配線を施すことができる
。
第３図は、上記したレイアウトにおける具体的なパター
ンを拡大して示すものである。
ンを拡大して示すものである。
論理構成用の単位セル列２はすべて０ＭＯ８（ｃｏｍｐ
ｌｅｍｅｎｔａｒｙ ＭＯＳ ）単位の繰返１． ／＜
ターンのゲートアレイからなっていて、各０ＭＯ８単
位においてはＰチャネルＭ Ｉ ８ （Ｍｅｔａｌ Ｉ
ｎ５ｕ−１ｉｔｏｒ ８ｅｍｉｃｏｎｄｕｃｔｏｒ）Ｆ
ＦｆＴのＰ＋型拡散領域９．ＮチャネルＭＩ８ＦＢ’Ｉ
’のＮ十厘拡散領域１０．各拡散領域間で延びるポリシ
リコンゲート電極１１．バイアス用のコンタクトホール
１２が夫々設けられている。−万、メモリ用のメモリセ
ル列３もすべて０ＭＯ８単位の繰返しノ（ターンからな
っていて、各ＣＭ０８単位においてはＰチャネルＭＩ８
ＦＥＴのＰ＋型拡散領域１３．ＮチャネルＭＩ８Ｆ’Ｅ
ＴのＮ＋型拡散領域１４．各拡散領域間で延びるポリシ
リコンゲート電極１５が夫々設けられている。なお、各
セル列２及び３ＯＮチャネルＭＩＳＦＥＴを形成するた
めのＰ型ウェルは図示省略されている。
ｌｅｍｅｎｔａｒｙ ＭＯＳ ）単位の繰返１． ／＜
ターンのゲートアレイからなっていて、各０ＭＯ８単
位においてはＰチャネルＭ Ｉ ８ （Ｍｅｔａｌ Ｉ
ｎ５ｕ−１ｉｔｏｒ ８ｅｍｉｃｏｎｄｕｃｔｏｒ）Ｆ
ＦｆＴのＰ＋型拡散領域９．ＮチャネルＭＩ８ＦＢ’Ｉ
’のＮ十厘拡散領域１０．各拡散領域間で延びるポリシ
リコンゲート電極１１．バイアス用のコンタクトホール
１２が夫々設けられている。−万、メモリ用のメモリセ
ル列３もすべて０ＭＯ８単位の繰返しノ（ターンからな
っていて、各ＣＭ０８単位においてはＰチャネルＭＩ８
ＦＥＴのＰ＋型拡散領域１３．ＮチャネルＭＩ８Ｆ’Ｅ
ＴのＮ＋型拡散領域１４．各拡散領域間で延びるポリシ
リコンゲート電極１５が夫々設けられている。なお、各
セル列２及び３ＯＮチャネルＭＩＳＦＥＴを形成するた
めのＰ型ウェルは図示省略されている。
このようなレイアウトパターンにおいてメモリを実装す
るに際し、第３１ＳｌＩｄＰに一点鎖線で示すように各
アルミニラ、今配＠１６，１７を各セル２゜３に夫々形
成する。これらの配線１６．１７は各単位上で拡散領域
又はゲート電極Ｋ１１ｌ続され（接続箇所は図中Ｘ印で
示すコンタクトホールにて行なわれる）、そして配線領
域４内の所定領域で横方向に伸ばされている。なお、配
線１６のうち拡散領域と配録領域上の配線とを結ぶ配線
１６′や、電源配線等は多層配線構造による２層目のア
ルミニウムで形成されている。上記の配＠１６，１７に
よって、セル列２では例えば３人力ＮＯＲゲート零構成
され、′を光七ル列３ではインバータからなるメモリセ
ルが構成される。こうした配置は第３図では各０Ｍ０８
単位の１つについて示したが、他の単位においては図示
省略したが同様に施され°る。
るに際し、第３１ＳｌＩｄＰに一点鎖線で示すように各
アルミニラ、今配＠１６，１７を各セル２゜３に夫々形
成する。これらの配線１６．１７は各単位上で拡散領域
又はゲート電極Ｋ１１ｌ続され（接続箇所は図中Ｘ印で
示すコンタクトホールにて行なわれる）、そして配線領
域４内の所定領域で横方向に伸ばされている。なお、配
線１６のうち拡散領域と配録領域上の配線とを結ぶ配線
１６′や、電源配線等は多層配線構造による２層目のア
ルミニウムで形成されている。上記の配＠１６，１７に
よって、セル列２では例えば３人力ＮＯＲゲート零構成
され、′を光七ル列３ではインバータからなるメモリセ
ルが構成される。こうした配置は第３図では各０Ｍ０８
単位の１つについて示したが、他の単位においては図示
省略したが同様に施され°る。
上記しえ如く、本実施例によれば、論理用のセル列とメ
モリ用のセル列とを交互に配し、各セル列間を配線領域
として有効に使用しているから、メモリ実装時に配線領
域に余りが生じることがなく、大規模で多機能のＬ８Ｉ
をコンパクトに作成することができる。しかも、各セル
列を夫々同一パターンに形成し、必要な配［Ｋよって所
定の機能を実現できるマスタースライス１式を採用して
いるので、Ｌ８Ｉの作成を容ＡＫ行な、５ことができる
。
モリ用のセル列とを交互に配し、各セル列間を配線領域
として有効に使用しているから、メモリ実装時に配線領
域に余りが生じることがなく、大規模で多機能のＬ８Ｉ
をコンパクトに作成することができる。しかも、各セル
列を夫々同一パターンに形成し、必要な配［Ｋよって所
定の機能を実現できるマスタースライス１式を採用して
いるので、Ｌ８Ｉの作成を容ＡＫ行な、５ことができる
。
以上、本発明を例示したが、上述の実施例は本発明の技
術的思想に基いて更に変形が可能である。
術的思想に基いて更に変形が可能である。
例えば、上述の各セル列のレイアウトパターン及び各構
成単位の形状等は種々変更してよく、また配線方法も目
的とする機能に応じて任意に変更してよい。
成単位の形状等は種々変更してよく、また配線方法も目
的とする機能に応じて任意に変更してよい。
図面は本発明の実施例を示すものであって、第１図はマ
スタースライスＬ８Ｉのレイアウトを概略的に示す平面
図、第２人図は第１図の一部拡大図、＠２Ｂ図はメモリ
実装時の配線領域を示す第２Ａ図と同様の一部拡大図、
１１３図はセル列の異体的なパターンを示す拡大平面図
である。 なお、図面に用いられている符号（おいて、２は論理構
成用の単位セル列、３はメモリ用のメモリセル列、４は
配線領域、７はメモリ実装時のその配線領域、８はセル
列２の配線領域、９，１θ。 １３及び１４は拡散領域、１１及び１５はゲート電極、
１６．１６’及び１〕はアル１＝ウム配憑である。 第 ｌ 図 １介
スタースライスＬ８Ｉのレイアウトを概略的に示す平面
図、第２人図は第１図の一部拡大図、＠２Ｂ図はメモリ
実装時の配線領域を示す第２Ａ図と同様の一部拡大図、
１１３図はセル列の異体的なパターンを示す拡大平面図
である。 なお、図面に用いられている符号（おいて、２は論理構
成用の単位セル列、３はメモリ用のメモリセル列、４は
配線領域、７はメモリ実装時のその配線領域、８はセル
列２の配線領域、９，１θ。 １３及び１４は拡散領域、１１及び１５はゲート電極、
１６．１６’及び１〕はアル１＝ウム配憑である。 第 ｌ 図 １介
Claims (1)
- １、論理構成用の単位セル列と記憶素子用のメモリセル
列とが共通の半導体基体に交互に配置されていることを
Ｗ徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56107062A JPS5882533A (ja) | 1981-07-10 | 1981-07-10 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56107062A JPS5882533A (ja) | 1981-07-10 | 1981-07-10 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5882533A true JPS5882533A (ja) | 1983-05-18 |
Family
ID=14449520
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56107062A Pending JPS5882533A (ja) | 1981-07-10 | 1981-07-10 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5882533A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59232441A (ja) * | 1983-06-16 | 1984-12-27 | Seiko Epson Corp | 半導体装置 |
| JPS6047441A (ja) * | 1983-08-26 | 1985-03-14 | Fujitsu Ltd | 半導体集積回路 |
| JPS6064447A (ja) * | 1983-09-19 | 1985-04-13 | Fujitsu Ltd | ゲ−トアレイ型集積回路 |
| JPS6054334U (ja) * | 1983-09-22 | 1985-04-16 | 日本電気株式会社 | 集積回路装置 |
| US5136356A (en) * | 1989-04-19 | 1992-08-04 | Seiko Epson Corporation | Semiconductor device |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5571060A (en) * | 1978-11-24 | 1980-05-28 | Hitachi Ltd | Manufacture of i2l semiconductor device |
| JPS5578561A (en) * | 1978-12-08 | 1980-06-13 | Fujitsu Ltd | Master-slice lsi circuit device |
-
1981
- 1981-07-10 JP JP56107062A patent/JPS5882533A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5571060A (en) * | 1978-11-24 | 1980-05-28 | Hitachi Ltd | Manufacture of i2l semiconductor device |
| JPS5578561A (en) * | 1978-12-08 | 1980-06-13 | Fujitsu Ltd | Master-slice lsi circuit device |
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|---|---|---|---|---|
| JPS59232441A (ja) * | 1983-06-16 | 1984-12-27 | Seiko Epson Corp | 半導体装置 |
| JPS6047441A (ja) * | 1983-08-26 | 1985-03-14 | Fujitsu Ltd | 半導体集積回路 |
| JPS6064447A (ja) * | 1983-09-19 | 1985-04-13 | Fujitsu Ltd | ゲ−トアレイ型集積回路 |
| JPS6054334U (ja) * | 1983-09-22 | 1985-04-16 | 日本電気株式会社 | 集積回路装置 |
| US5136356A (en) * | 1989-04-19 | 1992-08-04 | Seiko Epson Corporation | Semiconductor device |
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