JPS6064447A - ゲ−トアレイ型集積回路 - Google Patents
ゲ−トアレイ型集積回路Info
- Publication number
- JPS6064447A JPS6064447A JP58172712A JP17271283A JPS6064447A JP S6064447 A JPS6064447 A JP S6064447A JP 58172712 A JP58172712 A JP 58172712A JP 17271283 A JP17271283 A JP 17271283A JP S6064447 A JPS6064447 A JP S6064447A
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- regions
- ram
- basic
- gate array
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/90—Masterslice integrated circuits
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明は、半導体基板に各種論理回路などを構成するに
必要な基本回路を予め形成してなるゲートアレイ型集積
回路に関する。
必要な基本回路を予め形成してなるゲートアレイ型集積
回路に関する。
従来技術と問題点
ゲートアレイと呼ばれるセミ・カスタム・ロジックＩＣ
（ＬＳＩ）は通常、ストライプ状のベーシックセル領域
を半導体基ｉ（チップ）に複数列形成し、それらの間隙
を配線領域とし、基板周囲には入出力（Ｉｌｏ）バッフ
ァ領域を形成する力感が一般的である。ベーシックセル
領域には基本トランジスタ要素が多数構成されており、
これらを結線してナンド（ＮＡＮＤ） 、ノア（ＮＯＲ
）、フリップフロップ（ＦＦ）、カウンタ（ＣＯＵ Ｎ
Ｔ Ｅ Ｒ）等の基本的な論理機能を自するユニットセ
ルを形成し、各セルを適宜配線で接続することにより所
要とする（ユーザ希望の）ロジック回路を構成する。
（ＬＳＩ）は通常、ストライプ状のベーシックセル領域
を半導体基ｉ（チップ）に複数列形成し、それらの間隙
を配線領域とし、基板周囲には入出力（Ｉｌｏ）バッフ
ァ領域を形成する力感が一般的である。ベーシックセル
領域には基本トランジスタ要素が多数構成されており、
これらを結線してナンド（ＮＡＮＤ） 、ノア（ＮＯＲ
）、フリップフロップ（ＦＦ）、カウンタ（ＣＯＵ Ｎ
Ｔ Ｅ Ｒ）等の基本的な論理機能を自するユニットセ
ルを形成し、各セルを適宜配線で接続することにより所
要とする（ユーザ希望の）ロジック回路を構成する。
この場合、ユーザにとっては同じチップ内に上記ナンド
、ノアなどのロジック回路のみならず、ランダムアクセ
スメモリ（１’？ＡＭ）を組み込めたいこともある。ロ
ジックとメモリとは別チップにするのが一般的であるが
、この場合はチップ間で信号を送受するに要する時間を
考慮する必要があり、それもワーストケースを考えねば
ならないから設計がきつくなる。この点同じチップ内な
ら信号伝播遅延時間は僅少であり、特性は同じとしてよ
いから各チップのバラつきを考慮したワーストケースの
積を考える必要はなく、設計は非雷に楽になる。かへる
点が、ロジック用チップにＲＡＭを組み込む要求が出る
背景であるが、ロジック用ゲートアレイは論理ゲートの
構築を前提としてパターン形成されており、これはメモ
リセルの構成には不向きで、ゲートアレイの基本トラン
ジスタを用いてメモリセルを構成すると多くの面積を要
し、特に希望するＲＡＭの容量が比較的大きい場合には
１チツプ内に収めきれないことがある（コシツクに要す
るユニソＩ・セル数を圧迫する）。
、ノアなどのロジック回路のみならず、ランダムアクセ
スメモリ（１’？ＡＭ）を組み込めたいこともある。ロ
ジックとメモリとは別チップにするのが一般的であるが
、この場合はチップ間で信号を送受するに要する時間を
考慮する必要があり、それもワーストケースを考えねば
ならないから設計がきつくなる。この点同じチップ内な
ら信号伝播遅延時間は僅少であり、特性は同じとしてよ
いから各チップのバラつきを考慮したワーストケースの
積を考える必要はなく、設計は非雷に楽になる。かへる
点が、ロジック用チップにＲＡＭを組み込む要求が出る
背景であるが、ロジック用ゲートアレイは論理ゲートの
構築を前提としてパターン形成されており、これはメモ
リセルの構成には不向きで、ゲートアレイの基本トラン
ジスタを用いてメモリセルを構成すると多くの面積を要
し、特に希望するＲＡＭの容量が比較的大きい場合には
１チツプ内に収めきれないことがある（コシツクに要す
るユニソＩ・セル数を圧迫する）。
発明の目的
本発明は、ベーシックセル領域外である配線領域に予め
ＲＡＭ構成用の基本回路を形成しておくことで上記の問
題点を解決しようとするものである。
ＲＡＭ構成用の基本回路を形成しておくことで上記の問
題点を解決しようとするものである。
発明の構成
本発明は、半導体基板に各種論理１幾能をイｊするユニ
ソＩ・セルを構成する多数の基本（・ランジスタを形成
したベーシックセル領域を複数列、相互間に配線領域を
残して形成しておき、その後の配線工程によって該ベー
シックセル領域にユニットセルを構成しかつ相互を結線
して所要のｌ′Ｊシック回路とする半完成品のゲートア
レイ型集積回路において、予め該配線領域の半導体基板
部分にラングＪ・アクセスメモリの構成に必要な基本回
路を形成しておき、該メモリの必要時には該基本回路を
配線で接続して該メモリを構成するようにしてなること
を特徴とするが、以下図示の実施例を参照しながらこれ
を６゛１．細に説明する。
ソＩ・セルを構成する多数の基本（・ランジスタを形成
したベーシックセル領域を複数列、相互間に配線領域を
残して形成しておき、その後の配線工程によって該ベー
シックセル領域にユニットセルを構成しかつ相互を結線
して所要のｌ′Ｊシック回路とする半完成品のゲートア
レイ型集積回路において、予め該配線領域の半導体基板
部分にラングＪ・アクセスメモリの構成に必要な基本回
路を形成しておき、該メモリの必要時には該基本回路を
配線で接続して該メモリを構成するようにしてなること
を特徴とするが、以下図示の実施例を参照しながらこれ
を６゛１．細に説明する。
発明の実施例
第１図は本発明の一実施例を示す概略平面図で、１はゲ
ートアレイチップ、２はそのベーシックセル領域、３は
入出カバソファ領域である。ベーシックセル領域２の構
成については前述した通りであるが、該領域２がストラ
イブ状に複数列形成されている場合の、隣接する領域２
．２間の間隙は通常配線領域として残され、その下地で
ある半導体基板（バルク）には素子形成用の加工（拡散
等）は行われていない。そこで、本発明ではこの配線領
域に予めＲＡＭ構成に必要な基本回路を形成しておき（
埋込んでおき）、領域２にロジック回路を構成する配線
工程で同時にＲＡＭを構成するようにする。それ故、こ
こでは配線領域をＲＡＭ用トランジスタ領域４と呼ふく
図中斜線領域）。ＲＡＭが必要でない場合は単なる配線
領域として使用するが、ＲＡＭ構成用基本回路は基板内
に形成され、表面は絶縁膜で覆われているから、配線形
成には何ら支障ない。
ートアレイチップ、２はそのベーシックセル領域、３は
入出カバソファ領域である。ベーシックセル領域２の構
成については前述した通りであるが、該領域２がストラ
イブ状に複数列形成されている場合の、隣接する領域２
．２間の間隙は通常配線領域として残され、その下地で
ある半導体基板（バルク）には素子形成用の加工（拡散
等）は行われていない。そこで、本発明ではこの配線領
域に予めＲＡＭ構成に必要な基本回路を形成しておき（
埋込んでおき）、領域２にロジック回路を構成する配線
工程で同時にＲＡＭを構成するようにする。それ故、こ
こでは配線領域をＲＡＭ用トランジスタ領域４と呼ふく
図中斜線領域）。ＲＡＭが必要でない場合は単なる配線
領域として使用するが、ＲＡＭ構成用基本回路は基板内
に形成され、表面は絶縁膜で覆われているから、配線形
成には何ら支障ない。
第２図は領域４に形成されるメモリセルＭの一例で、（
ａｌばその等価回路図である。１１〜１３はＣＭＯＳイ
ンバータ、２１〜２３はｐチャネルＦＥ′Ｆとｎチャネ
ルＦＥＴを並列接続してなるゲートで、データ入力用の
ゲート２１と帰還用のゲート２２ばクロックＣＫＩ、Ｃ
ＫＩにより、またデータ出力用のゲート２３はクロック
ＣＫ２．ＣＫ２により制御される。このメモリセルＭは
スタティック型（ラッチ回路）であり、１！１込め時に
はゲ−１−２１，２２がオンになり、読出し時にばゲー
ト２３がオンにな・る。Ｄはデータ入力、Ｘは同出力で
、インバータ１２の状態が記１．α内容となる。
ａｌばその等価回路図である。１１〜１３はＣＭＯＳイ
ンバータ、２１〜２３はｐチャネルＦＥ′Ｆとｎチャネ
ルＦＥＴを並列接続してなるゲートで、データ入力用の
ゲート２１と帰還用のゲート２２ばクロックＣＫＩ、Ｃ
ＫＩにより、またデータ出力用のゲート２３はクロック
ＣＫ２．ＣＫ２により制御される。このメモリセルＭは
スタティック型（ラッチ回路）であり、１！１込め時に
はゲ−１−２１，２２がオンになり、読出し時にばゲー
ト２３がオンにな・る。Ｄはデータ入力、Ｘは同出力で
、インバータ１２の状態が記１．α内容となる。
同図（ｂｌばこのメモリセルＭをゾロツクで表わしたも
のである。このメモリセルはベーシックセル領域２がＣ
ＭＯ５構成なのでそれに合せたものであり、ベーシック
セル領域が他の構成例えばバイポーラ型ならメモリセル
Ｍもバイポーラ型とするのがよい。
のである。このメモリセルはベーシックセル領域２がＣ
ＭＯ５構成なのでそれに合せたものであり、ベーシック
セル領域が他の構成例えばバイポーラ型ならメモリセル
Ｍもバイポーラ型とするのがよい。
第３図はＲＡＭ用トランジスタ領域４に必要な配線を施
こして構成したＲＡＭの概略図で、Ｍは第２図に示した
メモリセルである。ＤＩ、Ｄ２゜・・・・・・は入力デ
ータ、ＷＤｌ、ＷＤ２．・・・・・・はワード選択信号
、Ｂｌ、Ｂ２．・・・・・・ば各ワードのピッ１−で、
これは入力データ（書込みデータ）ＤＩ。
こして構成したＲＡＭの概略図で、Ｍは第２図に示した
メモリセルである。ＤＩ、Ｄ２゜・・・・・・は入力デ
ータ、ＷＤｌ、ＷＤ２．・・・・・・はワード選択信号
、Ｂｌ、Ｂ２．・・・・・・ば各ワードのピッ１−で、
これは入力データ（書込みデータ）ＤＩ。
Ｄ２．・・・・・・の続出し出力で第２図のリードデー
タ出力Ｘに相当する。アドレス信号Ｓｌ、３２． ・・
・・・・を受けてワード選択信号ＷＤＩ、ＷＤ２．・・
・・・・を出力するワードセレクタ３０ばベーシソクセ
ル領域２のゲートを用いて構成するが、メモリセル部分
は全てＲＡＭ用１−ランジスタ領域４の基本回路を用い
て構成する。この基本回路ではメモリセルＭの他に、イ
ンハーク４１．ナンドゲ−１・４２等も構成する。第３
図のメモリセルＭのアレイで縦（コラム）方１ｉｉｌ
４より−ド、横（ロー）方向はワード内ビットを構成す
る。１ワード８ビツト構成のメモリなら縦方向には８Ｘ
ｎｌｉのメモリセルを並べ（ｎは整数）、か＼るコラム
をベーシックセル領域２間の間隙の個数ｍ内で設け、最
大で８×ｎｘｍピッ１−のＲＡＭとする。即ち第３図の
メモリセルアレイの各コラムかベーシックセル領域２の
各間隙に収まる。
タ出力Ｘに相当する。アドレス信号Ｓｌ、３２． ・・
・・・・を受けてワード選択信号ＷＤＩ、ＷＤ２．・・
・・・・を出力するワードセレクタ３０ばベーシソクセ
ル領域２のゲートを用いて構成するが、メモリセル部分
は全てＲＡＭ用１−ランジスタ領域４の基本回路を用い
て構成する。この基本回路ではメモリセルＭの他に、イ
ンハーク４１．ナンドゲ−１・４２等も構成する。第３
図のメモリセルＭのアレイで縦（コラム）方１ｉｉｌ
４より−ド、横（ロー）方向はワード内ビットを構成す
る。１ワード８ビツト構成のメモリなら縦方向には８Ｘ
ｎｌｉのメモリセルを並べ（ｎは整数）、か＼るコラム
をベーシックセル領域２間の間隙の個数ｍ内で設け、最
大で８×ｎｘｍピッ１−のＲＡＭとする。即ち第３図の
メモリセルアレイの各コラムかベーシックセル領域２の
各間隙に収まる。
ワード選択信号ＷＤｉ （ｉ＝１．２．・・・・・・）
を共通にするメモリセルＭ配列（上記コラム）は同時に
選択される。即らワード選択信号ＷＤｉは同じコラム上
の各メモリセルへ直接及びインバータ４１で反転されて
入力し、第２図で合えばクロックＣＫ２となってゲー１
−２３を開く。詳しくはＷＤｉ＝ＣＫ２＝ＩＩ（ハイ）
のときゲー；・２３を開き、メモリセルＭの記憶データ
を出力する。書込み時にばライ１−イネーブルＷＥがｔ
ｌレベノ１ノになり、ＷＤｉ＝ＩＩのナンドゲ−１・４
２の出力がＬ （ロー）となり、そのコラムのメモリセ
ルＭのクロ・ツク入力ＣＫＩを■５にする。ＣＫ ｌ
＝＝ ＬになるとＣＩ＜１＝Ｈ１第２図（ａ）のゲート
２１がオンになり、ヲ１−タ入力ＤＩ、Ｄ２．・・・・
・・によるＰ：込めが行なわわ。
を共通にするメモリセルＭ配列（上記コラム）は同時に
選択される。即らワード選択信号ＷＤｉは同じコラム上
の各メモリセルへ直接及びインバータ４１で反転されて
入力し、第２図で合えばクロックＣＫ２となってゲー１
−２３を開く。詳しくはＷＤｉ＝ＣＫ２＝ＩＩ（ハイ）
のときゲー；・２３を開き、メモリセルＭの記憶データ
を出力する。書込み時にばライ１−イネーブルＷＥがｔ
ｌレベノ１ノになり、ＷＤｉ＝ＩＩのナンドゲ−１・４
２の出力がＬ （ロー）となり、そのコラムのメモリセ
ルＭのクロ・ツク入力ＣＫＩを■５にする。ＣＫ ｌ
＝＝ ＬになるとＣＩ＜１＝Ｈ１第２図（ａ）のゲート
２１がオンになり、ヲ１−タ入力ＤＩ、Ｄ２．・・・・
・・によるＰ：込めが行なわわ。
る。ＷＥ及びまたはＷＵ）ｔが１．になってナンＦ ’
Ｊ’−１・４２の出力が）ｌになるとデー１−２目′、
ｌ：閉じ、代ってゲート２２が開き、記１ａ内容がう・
ノチーさ］１゜る。続出し時にはＷＥ＝ＬであるのでＷ
Ｄ ｉ＝ Ｈのナンドゲ−１・４２の出力はＩＩでゲ
ート２Ｎよ［）１じ、ゲー１−２２が開いている。
Ｊ’−１・４２の出力が）ｌになるとデー１−２目′、
ｌ：閉じ、代ってゲート２２が開き、記１ａ内容がう・
ノチーさ］１゜る。続出し時にはＷＥ＝ＬであるのでＷ
Ｄ ｉ＝ Ｈのナンドゲ−１・４２の出力はＩＩでゲ
ート２Ｎよ［）１じ、ゲー１−２２が開いている。
かかるメモリ構成およびメモリ動作は特Ｇこ限定される
ものでばないが、上述のよ・うＧこ一応の目安として領
域４にはセルアレイの１コラノ＾分力くＪ形成され、入
力データＤＩ、Ｄ２．・・・・・・及び出ソノデータＢ
ｌ、Ｂ２．・・・・・・の線は必要に応して１偵域４゜
２を横１＃ｒシて走り、全体としＣ例えｃ、ｔ： ８ビ
・ノド×２５６ワードのようなＲＡＭが構成される。人
。
ものでばないが、上述のよ・うＧこ一応の目安として領
域４にはセルアレイの１コラノ＾分力くＪ形成され、入
力データＤＩ、Ｄ２．・・・・・・及び出ソノデータＢ
ｌ、Ｂ２．・・・・・・の線は必要に応して１偵域４゜
２を横１＃ｒシて走り、全体としＣ例えｃ、ｔ： ８ビ
・ノド×２５６ワードのようなＲＡＭが構成される。人
。
出力データＤｉ、Ｂｉの信号線は領域２．４上を横切る
ように形成されるので、その分は領域２で構成できるロ
ジック回路の量が減少する。しかし、ＲＡＭ用の素子、
特にメモリセルＭは全くベーシックセル領域２の素子を
使用しないので、従来に比しさほど遜色のない量のロジ
ック回路と、これに追加する形でのＩ？ＡＭを使用でき
る利点は大きい。メモリは領域４の全間隙を利用してそ
れに各コラムを設りる他、数コラムを１メモリとして複
数メモリを構成することも勿論可能であり、この場合は
Ｄｉ、Ｂｉの信号線が領域２，４を全て横断する必要は
ない。
ように形成されるので、その分は領域２で構成できるロ
ジック回路の量が減少する。しかし、ＲＡＭ用の素子、
特にメモリセルＭは全くベーシックセル領域２の素子を
使用しないので、従来に比しさほど遜色のない量のロジ
ック回路と、これに追加する形でのＩ？ＡＭを使用でき
る利点は大きい。メモリは領域４の全間隙を利用してそ
れに各コラムを設りる他、数コラムを１メモリとして複
数メモリを構成することも勿論可能であり、この場合は
Ｄｉ、Ｂｉの信号線が領域２，４を全て横断する必要は
ない。
このＲＡＭ組込み可能ゲートアレイは例えばデザインマ
ニュアルで公表しておき、これを見たユーザがＲＡＭを
組込んだ論理回路を設計し、それをメーカに渡して製作
を依頼するなどの手順になる。
ニュアルで公表しておき、これを見たユーザがＲＡＭを
組込んだ論理回路を設計し、それをメーカに渡して製作
を依頼するなどの手順になる。
発明の効果
以上述べたように本発明によれば、ゲートアレイ型集積
回路において本来配線領域として残されている部分にＲ
Ａ Ｍ用の基本回路を形成しておき、必要時にロジック
回路と同様にＡｅ等の配線により必要量のＲＡＭを構成
するようにしたので、ｌチップにして比較釣人容量のＲ
ＡＭを（）′、威し、なお充分な量のロジック回路を構
成できろ利点がある。
回路において本来配線領域として残されている部分にＲ
Ａ Ｍ用の基本回路を形成しておき、必要時にロジック
回路と同様にＡｅ等の配線により必要量のＲＡＭを構成
するようにしたので、ｌチップにして比較釣人容量のＲ
ＡＭを（）′、威し、なお充分な量のロジック回路を構
成できろ利点がある。
第１図は本発明の一実施例を示す概略平面図、第２図は
メモリセルの構成図、第３図はＲＡＭ（７）構成図であ
る。 図中、■はゲートアレイチ、ブ、２はベーシックセル領
域、３は入出カバソファ領域、４はＲＡＭ用ｌ・ランジ
スク領域である。 出願人 富士通株式会社 代理人弁理士 青 柳 稔
メモリセルの構成図、第３図はＲＡＭ（７）構成図であ
る。 図中、■はゲートアレイチ、ブ、２はベーシックセル領
域、３は入出カバソファ領域、４はＲＡＭ用ｌ・ランジ
スク領域である。 出願人 富士通株式会社 代理人弁理士 青 柳 稔
Claims (1)
- 半導体基板に各種論理機能を有するユニットセルを構成
する多数の基本トランジスタを形成したベーシックセル
領域を複数列、相互間に配線領域を残して形成しておき
、その後の配線工程によって該ベーシックセル領域にユ
ニットセルを構成しかつ相互を結線して所要のロジック
回路とする半完成品のゲートアレイ型集積回路において
、予め該配線領域の半導体基板部分にランダムアクセス
メモリの構成に必要な基本回路を形成しておき、該メモ
リの必要時には該基本回路を配線で接続して該メモリを
構成するようにしてなることを特徴とするゲートアレイ
型集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58172712A JPS6064447A (ja) | 1983-09-19 | 1983-09-19 | ゲ−トアレイ型集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58172712A JPS6064447A (ja) | 1983-09-19 | 1983-09-19 | ゲ−トアレイ型集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6064447A true JPS6064447A (ja) | 1985-04-13 |
Family
ID=15946933
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58172712A Pending JPS6064447A (ja) | 1983-09-19 | 1983-09-19 | ゲ−トアレイ型集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6064447A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6258661A (ja) * | 1985-09-02 | 1987-03-14 | Ricoh Co Ltd | 複合ゲ−トアレイ方式の半導体集積回路装置 |
| JPH03225956A (ja) * | 1990-01-31 | 1991-10-04 | Nec Corp | 全面素子形成型ゲートアレイ |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57183048A (en) * | 1981-05-06 | 1982-11-11 | Hitachi Ltd | Semiconductor integrated circuit device |
| JPS5851557A (ja) * | 1981-09-24 | 1983-03-26 | Hitachi Ltd | 大規模集積回路装置 |
| JPS5882533A (ja) * | 1981-07-10 | 1983-05-18 | Hitachi Ltd | 半導体集積回路装置 |
| JPS58169937A (ja) * | 1982-03-31 | 1983-10-06 | Hitachi Ltd | 半導体集積回路装置 |
-
1983
- 1983-09-19 JP JP58172712A patent/JPS6064447A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57183048A (en) * | 1981-05-06 | 1982-11-11 | Hitachi Ltd | Semiconductor integrated circuit device |
| JPS5882533A (ja) * | 1981-07-10 | 1983-05-18 | Hitachi Ltd | 半導体集積回路装置 |
| JPS5851557A (ja) * | 1981-09-24 | 1983-03-26 | Hitachi Ltd | 大規模集積回路装置 |
| JPS58169937A (ja) * | 1982-03-31 | 1983-10-06 | Hitachi Ltd | 半導体集積回路装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6258661A (ja) * | 1985-09-02 | 1987-03-14 | Ricoh Co Ltd | 複合ゲ−トアレイ方式の半導体集積回路装置 |
| JPH03225956A (ja) * | 1990-01-31 | 1991-10-04 | Nec Corp | 全面素子形成型ゲートアレイ |
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