JPS588333A - ハイインピ−ダンス検出回路 - Google Patents
ハイインピ−ダンス検出回路Info
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- JPS588333A JPS588333A JP56104389A JP10438981A JPS588333A JP S588333 A JPS588333 A JP S588333A JP 56104389 A JP56104389 A JP 56104389A JP 10438981 A JP10438981 A JP 10438981A JP S588333 A JPS588333 A JP S588333A
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- signal
- high impedance
- control signal
- circuit
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R19/00—Arrangements for measuring currents or voltages or for indicating presence or sign thereof
- G01R19/25—Arrangements for measuring currents or voltages or for indicating presence or sign thereof using digital measurement techniques
- G01R19/2513—Arrangements for monitoring electric power systems, e.g. power lines or loads; Logging
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
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- General Physics & Mathematics (AREA)
- Dc Digital Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は１Ｈ″、“Ｌ″なる２値の信号に加えて、ハイ
インピーダンス状ａｔも検出することのできる検出回路
に関するものである。
インピーダンス状ａｔも検出することのできる検出回路
に関するものである。
ディジタル回路では電気的な高電位状態と低電位状ＩＩ
ｔ情報として用いているが、その他に、ハイインピーダ
ンス状態も用いられている。これは。
ｔ情報として用いているが、その他に、ハイインピーダ
ンス状態も用いられている。これは。
例えば共通のバスに複数の回路を接続し、これらの回路
のうち任意の１つの回路出力のみをバス上に出力できる
ようにするため、残りの回路出力ｔハイインピーダンス
状態にして、バス上の信号に影響を・与えないようにす
るものである。ところで。
のうち任意の１つの回路出力のみをバス上に出力できる
ようにするため、残りの回路出力ｔハイインピーダンス
状態にして、バス上の信号に影響を・与えないようにす
るものである。ところで。
このハイインピーダンス状ｍｔ検出することができれば
、バスの使用効率を着しく向上することができる。例え
ば露ｌ及び第２の回路ブロックがバスを共用している場
合に、両回路ブロックがともにハイインピーダンス状態
にあることが検出できれば、その空いているバスを第３
の回路ブロックに使用させることが可能となる。
、バスの使用効率を着しく向上することができる。例え
ば露ｌ及び第２の回路ブロックがバスを共用している場
合に、両回路ブロックがともにハイインピーダンス状態
にあることが検出できれば、その空いているバスを第３
の回路ブロックに使用させることが可能となる。
しかるに、従来はハイインピーダンス状態を検出する回
路がなかったために、バスの使用効率を高めることが困
難であった。
路がなかったために、バスの使用効率を高めることが困
難であった。
本発明は充電・回路を備えた記憶回路と放電回路を備え
た記憶回路を相互に電気的スイッチを介して接続し、外
部信号入力部め充電時の情報と放電時の情報を記憶する
ことを特徴とするものでその目的はハイインピーダンス
状態を検出するにある。
た記憶回路を相互に電気的スイッチを介して接続し、外
部信号入力部め充電時の情報と放電時の情報を記憶する
ことを特徴とするものでその目的はハイインピーダンス
状態を検出するにある。
第１Ｅに本発・明のハイインピーダンス検出回路のｊＩ
ｌ実施例を示す。Ｑ１〜Ｑ４はいずれもＭＯＳ ）ラン
ジスタで、各々ゲートにＳ、〜Ｓ４なる信号が入力され
、この信号が＠Ｈ”のときに導通し、′Ｌ”のときにし
ゃ断する。ＩＦｉ第１の端子である信号入力端、ｎｌ＊
ｎｌは夫々＠２．＄３の端子である信号出力端である。
ｌ実施例を示す。Ｑ１〜Ｑ４はいずれもＭＯＳ ）ラン
ジスタで、各々ゲートにＳ、〜Ｓ４なる信号が入力され
、この信号が＠Ｈ”のときに導通し、′Ｌ”のときにし
ゃ断する。ＩＦｉ第１の端子である信号入力端、ｎｌ＊
ｎｌは夫々＠２．＄３の端子である信号出力端である。
またＣ、、ＣＩは静電容量である記憶素子−である。ト
ランジスタＱ１はドレインに電源電圧ＶＤＤが供給され
、ソースは出力端一に接続され、ゲートに第３の制御信
号である信号Ｓｌが印加される。第１のスイッチである
トランジスタ偽はソース及びドレインの一方が出力端ｎ
１に、他方が入力端工に接続され、ゲートに＃！１の制
御信号である信号Ｓ、が印加される。トランジスタらは
ドレインが出力端一に、ソースがグランドに接続され、
ゲートに＃Ｉ４の制御信号である信号Ｓ、が印加される
。
ランジスタＱ１はドレインに電源電圧ＶＤＤが供給され
、ソースは出力端一に接続され、ゲートに第３の制御信
号である信号Ｓｌが印加される。第１のスイッチである
トランジスタ偽はソース及びドレインの一方が出力端ｎ
１に、他方が入力端工に接続され、ゲートに＃！１の制
御信号である信号Ｓ、が印加される。トランジスタらは
ドレインが出力端一に、ソースがグランドに接続され、
ゲートに＃Ｉ４の制御信号である信号Ｓ、が印加される
。
ｆｌｉ２のスイッチであるトランジスタＱ４はソース及
びドレインの一方が出力端ｎ雪に１．他方が入力端Ｉに
接続され、ゲートに第２の制御信号である信号Ｓ４が印
加される。容量Ｃ１鉱出゛力端ｎ１とグランド間に接続
され、容量Ｃ！は出力端的とグランド間に接続される。
びドレインの一方が出力端ｎ雪に１．他方が入力端Ｉに
接続され、ゲートに第２の制御信号である信号Ｓ４が印
加される。容量Ｃ１鉱出゛力端ｎ１とグランド間に接続
され、容量Ｃ！は出力端的とグランド間に接続される。
第２図にこの実施例においてトランジスタＱ〜 、電に
印加する信号Ｓ、〜Ｓ、を示す。■から■で１つの入力
信号ｔ−識別し、その結果を出力端ｎ１及びｎｌの２点
で出力する。次に工〜■の各期間について説明する。期
間工では信号Ｓｓ” Ｓ＊＝ ＠Ｈ′−８＊＝ ８４；
＠Ｌ′であり、この場合トランジスタＱｓ−Ｑ鵞が導通
し、トランジスタＱ□Ｑ４がしゃ断される。期間■では
信号＆＝′″Ｈ” 、 ８．＝ ８．＝ Ｓ、＝ ＠Ｌ
”であり。
印加する信号Ｓ、〜Ｓ、を示す。■から■で１つの入力
信号ｔ−識別し、その結果を出力端ｎ１及びｎｌの２点
で出力する。次に工〜■の各期間について説明する。期
間工では信号Ｓｓ” Ｓ＊＝ ＠Ｈ′−８＊＝ ８４；
＠Ｌ′であり、この場合トランジスタＱｓ−Ｑ鵞が導通
し、トランジスタＱ□Ｑ４がしゃ断される。期間■では
信号＆＝′″Ｈ” 、 ８．＝ ８．＝ Ｓ、＝ ＠Ｌ
”であり。
この場合トランジスタＱ、のみ４蓬しており、他は全て
しゃ断される。期間Ｉで社信号Ｓｒ ＝ ８＊＝ ”
Ｌ”。
しゃ断される。期間Ｉで社信号Ｓｒ ＝ ８＊＝ ”
Ｌ”。
Ｓ、＝ Ｓ、＝″″Ｈ’であり、この場合ト・ランジス
タＱｔｓＱ！はしゃ断され、Ｑｓ ＊ Ｑ４が導通する
Ｏ期間■では信号Ｓ１＝ Ｓ＊＝ ８＊＝−Ｌ’で８．
＝＠Ｈ−であり、この場合トランジスタ電のみが導通し
他は全て゛しゃ断されている。
タＱｔｓＱ！はしゃ断され、Ｑｓ ＊ Ｑ４が導通する
Ｏ期間■では信号Ｓ１＝ Ｓ＊＝ ８＊＝−Ｌ’で８．
＝＠Ｈ−であり、この場合トランジスタ電のみが導通し
他は全て゛しゃ断されている。
次に、この回路の動作を考える。
ハイインピーダンスの有無を検出すべき被検出装置すな
わち信号出力回路の信号出力端に、本発″明の装置の信
号入力端が接続される◇さて前記の信号出力端にあられ
れる信号としては＠Ｈ”％Ｌ″及ヒハイインピーダンス
のいずれかである。
わち信号出力回路の信号出力端に、本発″明の装置の信
号入力端が接続される◇さて前記の信号出力端にあられ
れる信号としては＠Ｈ”％Ｌ″及ヒハイインピーダンス
のいずれかである。
（１）入力信号が′″Ｈ”の場合
この場合、入力信号＠Ｈ”を供給する回路紘第３図に示
すトランジスタＱ、で等価的に表わすことができる。す
なわち導通状態にあるトランジスタ偽′を通して信号入
力端Ｉへ電源ＶＤＤから電荷を、供給する。この状ｍは
前記の信号出力回路よりの信悟が″Ｈ２である場合に相
当する。このときの信号入力端Ｉ及び、信号出力端ｎｌ
＊ｎ章の信号波形の概略を第６図Ｂ１ ｅ Ｓｔ’；
＝ −ｎ鵞に示す０１〜＆線制御信号、ｌ１ｎｌｓ！ｋ
ｌ扛各部の電位を示す〇期間■：トランジスタＱ１及び
トランジスタＱａを通じて容量Ｃ１が充電され、入力端
ｌと出力端ｎ、が＠Ｈｍになる（第６図Ｉ ｔｎｌｓ町
の波形参照）。トランジスタＱｔｔｉ導通している。
すトランジスタＱ、で等価的に表わすことができる。す
なわち導通状態にあるトランジスタ偽′を通して信号入
力端Ｉへ電源ＶＤＤから電荷を、供給する。この状ｍは
前記の信号出力回路よりの信悟が″Ｈ２である場合に相
当する。このときの信号入力端Ｉ及び、信号出力端ｎｌ
＊ｎ章の信号波形の概略を第６図Ｂ１ ｅ Ｓｔ’；
＝ −ｎ鵞に示す０１〜＆線制御信号、ｌ１ｎｌｓ！ｋ
ｌ扛各部の電位を示す〇期間■：トランジスタＱ１及び
トランジスタＱａを通じて容量Ｃ１が充電され、入力端
ｌと出力端ｎ、が＠Ｈｍになる（第６図Ｉ ｔｎｌｓ町
の波形参照）。トランジスタＱｔｔｉ導通している。
期間Ｉ［：トランジスタＱｌからの充電は停止するが、
トランジスタ化からのトランジス タＱ！を通しての充電は継続する。このため、容量ＣＩ
は依然として充電され、入力端工と出力端ｎ１は＠Ｈ”
になったままである。
トランジスタ化からのトランジス タＱ！を通しての充電は継続する。このため、容量ＣＩ
は依然として充電され、入力端工と出力端ｎ１は＠Ｈ”
になったままである。
期間■：トランジスタＧｋａしゃ断するので、容量Ｃ３
に充電された電荷により出力端１１゜は以後＠Ｈ’ ｔ
−保つ。トランジスタら。
に充電された電荷により出力端１１゜は以後＠Ｈ’ ｔ
−保つ。トランジスタら。
ｑが導通するので、入力端工及び出力
端ｎ鵞の電位は、トランジスタＱｓ ＊ Ｑｓ ＊屯の
各々のコンダクタンスで決まる値 に収束する。
各々のコンダクタンスで決まる値 に収束する。
期間■：トランジスタらがしゃ断するので、容量ＣＩは
トランジスタＱｓ −Ｃ４を通じて充電され、出力端一
は“Ｈ”になる・ 以上から入力信号が＠Ｈ”の場合、出力は３１１ｆｆｉ
ｎ、；′″Ｈ”となる。
トランジスタＱｓ −Ｃ４を通じて充電され、出力端一
は“Ｈ”になる・ 以上から入力信号が＠Ｈ”の場合、出力は３１１ｆｆｉ
ｎ、；′″Ｈ”となる。
このとき入力信号″″Ｌ”を供給する回路は＃Ｉ４図に
示すトランジスタＱ−で等価的に表わす仁とができる０
すなわちトランジスタ化を通じて入力端、！を接地する
。このときの信号入力端■及び信号出力端ｎ１ｓｎｌの
信号波形の概略をｊ１１７図Ｓ、〜ｎ、に示すＯ 期間工：トランジスタＱｒ −Ｑ雪が導通し信号入カ端
工と出力端ｎ、の電位はトランジスタＱ＊−Ｑ−−Ｑｓ
のコンダクタンスで決まる値に収束する。
示すトランジスタＱ−で等価的に表わす仁とができる０
すなわちトランジスタ化を通じて入力端、！を接地する
。このときの信号入力端■及び信号出力端ｎ１ｓｎｌの
信号波形の概略をｊ１１７図Ｓ、〜ｎ、に示すＯ 期間工：トランジスタＱｒ −Ｑ雪が導通し信号入カ端
工と出力端ｎ、の電位はトランジスタＱ＊−Ｑ−−Ｑｓ
のコンダクタンスで決まる値に収束する。
期間■ニド２ンジスタＱ１からの電荷の供給は停止する
が、トランジスタ化は導通して いるため、トランジスタＱ、を通して容量Ｃｍが放電さ
れ、入力端ｌと出力端ｎ。
が、トランジスタ化は導通して いるため、トランジスタＱ、を通して容量Ｃｍが放電さ
れ、入力端ｌと出力端ｎ。
の電位は＠Ｌ１となる。
期間■：トランジスタ偽もしゃ断するので、容量ＣＩは
放電されたｔま保たれ、以後出力端ｎ１ｔｉ＠Ｌ”を維
持する。一方トランジスタＱａ＝Ｑａが導通するので、
容量Ｃ８が放電され、入力端！、出力端ｎ！はともに＠
Ｌ１となる。
放電されたｔま保たれ、以後出力端ｎ１ｔｉ＠Ｌ”を維
持する。一方トランジスタＱａ＝Ｑａが導通するので、
容量Ｃ８が放電され、入力端！、出力端ｎ！はともに＠
Ｌ１となる。
期間■：トランジスタＱｌはしゃ断するが、ト２ンジス
タＱ４＃ｉ導通しているので、トランジスタ化により放
電は継続し、入力 端！及び出力端ｎ＊ｔｉ、＠Ｌ”となる。
タＱ４＃ｉ導通しているので、トランジスタ化により放
電は継続し、入力 端！及び出力端ｎ＊ｔｉ、＠Ｌ”となる。
以上から入力信号が＠Ｌｍの場合、出力はｆｉ−Ｑ、−
１Ｌｍとなる〇 （３）入力信号が゛ハイインピーダンス”の場合このと
き入力信号を供給する回路は第５図に示す容量Ｃ，で等
価的に表わすことができる。すなわち入力端Ｉとグラン
ド間に容量Ｃ８が接続される。
１Ｌｍとなる〇 （３）入力信号が゛ハイインピーダンス”の場合このと
き入力信号を供給する回路は第５図に示す容量Ｃ，で等
価的に表わすことができる。すなわち入力端Ｉとグラン
ド間に容量Ｃ８が接続される。
このときの入力端工と出力端ｎ１ｓｎ宜の信号波形の概
略管路８因田〜ｎ、に示す〇 期間Ｉ：トランジスタＱ＊−Ｑ−が導通し、容量へ。
略管路８因田〜ｎ、に示す〇 期間Ｉ：トランジスタＱ＊−Ｑ−が導通し、容量へ。
Ｃ１が充電される。このため入力端ｌと出力端ｎ１は″
Ｈ＃となる。
Ｈ＃となる。
期間■：トランジスタＱ、がしゃ断し、充電社停止する
。容量Ｃｓ−Ｃｓは期間工で充電された電ｌｌｊを保持
するので入力端ｌ、出力端ｎ、の電位は”Ｈ”を保つ。
。容量Ｃｓ−Ｃｓは期間工で充電された電ｌｌｊを保持
するので入力端ｌ、出力端ｎ、の電位は”Ｈ”を保つ。
期間■：トランジスタもがしゃ断するので、容量ＣａＦ
ｉ充電電荷を保持し、出力端ｎ、は以後′″Ｈ”を保つ
。トランジスタＱｌ、Ｑ６が導通するので容量Ｃ４−Ｃ
ａｎ放電し、入力端Ｉと出力端ｎ、の電位は＠Ｌ”とな
るＯ 期間■：トランジスタＱ１がしゃ断するので放電は停止
するが、容量Ｃ４−Ｃｍがすでに放電しているので、状
態は変わらず、入 力端工と出力端ｎ、は＠Ｌ”のままである。
ｉ充電電荷を保持し、出力端ｎ、は以後′″Ｈ”を保つ
。トランジスタＱｌ、Ｑ６が導通するので容量Ｃ４−Ｃ
ａｎ放電し、入力端Ｉと出力端ｎ、の電位は＠Ｌ”とな
るＯ 期間■：トランジスタＱ１がしゃ断するので放電は停止
するが、容量Ｃ４−Ｃｍがすでに放電しているので、状
態は変わらず、入 力端工と出力端ｎ、は＠Ｌ”のままである。
以上から、ハイインピーダンスであるかどうかを検出し
ようとする装置すなわち信号出力回路の出力端がハイイ
ンピーダンスの場合、出方ａｎｌ＝−Ｈ”。
ようとする装置すなわち信号出力回路の出力端がハイイ
ンピーダンスの場合、出方ａｎｌ＝−Ｈ”。
−＝＠Ｌ”となる。
この実施例においては、記憶回路として容量を使用して
いるが、これ扛ＭＯ８）ランジスタのゲート容量を利用
することもできる。
いるが、これ扛ＭＯ８）ランジスタのゲート容量を利用
することもできる。
第９図扛第１の実施例に出力端ｍｌ Ｉ ｎ自の信号の
排他的論理和回路Ａｔとる論理回路を付加したもので、
このｉ路の出力信号はハイインピーダンスが信号入力端
Ｉに入力されたときに“Ｈ′となり。
排他的論理和回路Ａｔとる論理回路を付加したもので、
このｉ路の出力信号はハイインピーダンスが信号入力端
Ｉに入力されたときに“Ｈ′となり。
その他の場合は″Ｌ”を示す０このようなハイインピー
ダンスを示すフラグ信号ｐを作成したシ、その他論理処
環ｔ−施す回路を付加°することは全く任意に行えるが
、このような場合には出力端ｎｌ ＊ ｎｌに付加して
いた容量Ｑ −Ｃｍのかわりに、トランジスタＱｖ＝Ｑ
・及びＱｓ−Ｑｗのゲート容量が記憶回路として利用さ
れる。
ダンスを示すフラグ信号ｐを作成したシ、その他論理処
環ｔ−施す回路を付加°することは全く任意に行えるが
、このような場合には出力端ｎｌ ＊ ｎｌに付加して
いた容量Ｑ −Ｃｍのかわりに、トランジスタＱｖ＝Ｑ
・及びＱｓ−Ｑｗのゲート容量が記憶回路として利用さ
れる。
第１θ図に本発明の第２実施例を示す。これ社第１の端
子ＩＫ充電電荷を供給するＭＯＳ ）ランジスタＱ、と
、第１の端子ｌから電荷を引き抜＜ＭＯ８トランジスタ
Ｑ、と第１の端子Ｉの電位を記憶する容量Ｃ４と容量Ｃ
４へ情報皐夛込みを制御するＭＯＢトランジスタＱ３．
とから構成されている。この動作は４１１図に示す！１
、ｊＩ２ 、第３の制御信号島。
子ＩＫ充電電荷を供給するＭＯＳ ）ランジスタＱ、と
、第１の端子ｌから電荷を引き抜＜ＭＯ８トランジスタ
Ｑ、と第１の端子Ｉの電位を記憶する容量Ｃ４と容量Ｃ
４へ情報皐夛込みを制御するＭＯＢトランジスタＱ３．
とから構成されている。この動作は４１１図に示す！１
、ｊＩ２ 、第３の制御信号島。
１３ａ−Ｂｑで制御される。
まず期間ムで信号５ｉｔ−＠Ｈ’にし、ＭＯＳ）２ンジ
スタＱＩ４を開いて第１の端子工に電荷を供給する。
スタＱＩ４を開いて第１の端子工に電荷を供給する。
次に期間Ｂ″ｅｅ信号をＬ＃にしてＭＯＳ ）ランジス
タＱ１４ ｔ−閉じ、信号Ｓ！を“Ｈ＃にしてＭＯＳ
）ランジスタＱ＊ｍｔ開き容量へに端子ＩＯ電荷を供給
する。
タＱ１４ ｔ−閉じ、信号Ｓ！を“Ｈ＃にしてＭＯＳ
）ランジスタＱ＊ｍｔ開き容量へに端子ＩＯ電荷を供給
する。
このとき入力が°Ｈ″又紘“ハイインピーダンス状１ｍ
”のとき容量Ｃ４Ｆｉ”Ｈ”に充電され、入力が＠Ｌ′
のときＦｓ、容量ｃ４は放電される。次に期間Ｃで信号
Ｓ・が″Ｈ＃となりＭＯＳ）ランジスタＱＷが−いて端
子工から電荷を引き抜く。入力がハイインピーダンス状
１１にあればその容量に蓄えられていた電荷も引き抜か
れる。従って期間ＤＫは入力端Ｉの電位は、入力が′″
Ｌ”又はハイインピーダンス状態のときに１Ｌ１となり
、入力が１Ｈ”のときは＠Ｈ′となる０ 第ν図は本発明の第３の実施例を示す。この実施例は１
１！Ｗ図の実施例に第２の記憶装置としてトランジスタ
Ｑ＊ｑ ｔ”介して容量Ｃａｔ付加した点が異なるの今
で、その働きは＃Ｉ２実論実施例ぼ同様であるｏｓｔｊ
）？ンジスタＱｔｇを制御する第４の制御信号である。
”のとき容量Ｃ４Ｆｉ”Ｈ”に充電され、入力が＠Ｌ′
のときＦｓ、容量ｃ４は放電される。次に期間Ｃで信号
Ｓ・が″Ｈ＃となりＭＯＳ）ランジスタＱＷが−いて端
子工から電荷を引き抜く。入力がハイインピーダンス状
１１にあればその容量に蓄えられていた電荷も引き抜か
れる。従って期間ＤＫは入力端Ｉの電位は、入力が′″
Ｌ”又はハイインピーダンス状態のときに１Ｌ１となり
、入力が１Ｈ”のときは＠Ｈ′となる０ 第ν図は本発明の第３の実施例を示す。この実施例は１
１！Ｗ図の実施例に第２の記憶装置としてトランジスタ
Ｑ＊ｑ ｔ”介して容量Ｃａｔ付加した点が異なるの今
で、その働きは＃Ｉ２実論実施例ぼ同様であるｏｓｔｊ
）？ンジスタＱｔｇを制御する第４の制御信号である。
本発ＢＡは叙上の工うに構成されているので。
（イ）簡単な回路でハイインピーダンス検出回路を構成
することができる。
することができる。
（ロ）集積回路の構成素子であるＭＯＳ ）ランジスタ
のみで実現できるので、従来技術との親和性がよ、い。
のみで実現できるので、従来技術との親和性がよ、い。
（／→ ダイナイックに充放電して出力レベルを決定す
ることができ、消費電力が少い。また、この場合、入力
信号を供給する回路定数に独立に設計できるので、設計
が容易である０ などの効果を有する。
ることができ、消費電力が少い。また、この場合、入力
信号を供給する回路定数に独立に設計できるので、設計
が容易である０ などの効果を有する。
なお本発明の装置は１つのバスケ複数の回路ブロックが
占有する場合、バスが空いている時にのみ使用可能な回
路ブロックを設けることに、より、バスの使用効率を上
けるなどに応用する仁とができる。
占有する場合、バスが空いている時にのみ使用可能な回
路ブロックを設けることに、より、バスの使用効率を上
けるなどに応用する仁とができる。
第１図は本発明の第１実施例、＠２図Ｓ、〜Ｓ４は制御
信号、第３図、第４図、第５図は夫々入力Ｈ１Ｌ、ハイ
インピーダンスを供給する等ｆ！Ｂ回路、！Ｉ６図、第
７図、第８図において夫々Ｓ、〜Ｂａａ制御信号ｌ１１
ｎｌｔ−は亀子における電位を示す。ａＧ９図は第１実
施例の変形回路、第１０図は第２実施例、第１１図へ〜
シは制御信号、第１２図は本発明の＃Ｉ３実施例を示す
。 Ｑ、−Ｑオ・・・−ＭＯＳ ）ランジスタｓ ８１−８
１１−・・・制御信号、 ■・−一・入力端％１１Ｊｔ
ｎ！・・・・・・出力端、ＣＩ〜へ・・・・・・容量、
Ａ−−−・排他的論理和回路特許出願人 日本電信電話
公社 第１図 第２図 ４ 第３図 第４図 第５図 １６図 ｎ２−一−−−−−−−−Ｊ−−Ｆ−−第７図 ｎ、 −−一一一一一一一一一一一 第８図 ｎ２ − ＋−−一一一一一一−−−一一
−第９図 ！ １ ・Ｌ−−一一一−アー 、 Ｊ第１０図 第１１図
信号、第３図、第４図、第５図は夫々入力Ｈ１Ｌ、ハイ
インピーダンスを供給する等ｆ！Ｂ回路、！Ｉ６図、第
７図、第８図において夫々Ｓ、〜Ｂａａ制御信号ｌ１１
ｎｌｔ−は亀子における電位を示す。ａＧ９図は第１実
施例の変形回路、第１０図は第２実施例、第１１図へ〜
シは制御信号、第１２図は本発明の＃Ｉ３実施例を示す
。 Ｑ、−Ｑオ・・・−ＭＯＳ ）ランジスタｓ ８１−８
１１−・・・制御信号、 ■・−一・入力端％１１Ｊｔ
ｎ！・・・・・・出力端、ＣＩ〜へ・・・・・・容量、
Ａ−−−・排他的論理和回路特許出願人 日本電信電話
公社 第１図 第２図 ４ 第３図 第４図 第５図 １６図 ｎ２−一−−−−−−−−Ｊ−−Ｆ−−第７図 ｎ、 −−一一一一一一一一一一一 第８図 ｎ２ − ＋−−一一一一一一−−−一一
−第９図 ！ １ ・Ｌ−−一一一−アー 、 Ｊ第１０図 第１１図
Claims (1)
- 【特許請求の範囲】 （１） ハイインピーダンスの有無を検出しようとす
る装置の信号出力端に連絡さｎる信号入力端に、電荷を
供給するための充電手段と、該信号入力端から電荷を引
き抜くための放電手段とを備え。 骸信号入力端を咳充電手段に工り充電した後充電を停止
して得られる画信号入力端の第１の電位と、咳信号入力
端ｆ：＃放電手段により放電した後、放電を停止して得
られる該信号入力端の第２の電７−ら、被検出装置の出
力端が・・イインピーダンス状態にあることを検出する
ことを特徴とするハイインピーダンス検出回路′０（２
） 第１の制御信号により第１の端子と第２の端子間
を開閉する第１の電気的スイッチと、第２の制御信号に
より第１の端子と第３の端子間を開閉する第２の電気的
スイッチと、第３の制御信号に工り駆動されて亀２の端
子に電荷を供給する充電同一と％第４の制御信号により
駆動されて＃！３の端子から電荷を引き抜く放電−路と
ｔ−具備し、該第２の端子と該第３の端子のいずれか一
方又扛両方に記憶回路を具備したことを特徴とする特許
請求の範ｍ第１ＪＪ記載のハイインピーダンス検出回路
。 （３）ａｌｌの制御信号により駆動されて第１の端子に
電荷を供給する充電回路と、第２の制御信号により駆動
されて咳第１の端子から電荷を引き抜く放電回路と、＃
！３の制御信号により＃第１の端子の電位情報を記憶す
る第１の記憶回路を具備したこと１−特徴とする特許請
求の範！！ｌ第１項記載のハイインピーダンス検出回路
。 （４）＠４の制御信号により該第１の端子の電位を記憶
する第２の記憶１路を付加したことｔ−特徴とする特許
請求の範ＩＩ第２項記載のハイインピーダンス検出回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56104389A JPS588333A (ja) | 1981-07-06 | 1981-07-06 | ハイインピ−ダンス検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56104389A JPS588333A (ja) | 1981-07-06 | 1981-07-06 | ハイインピ−ダンス検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS588333A true JPS588333A (ja) | 1983-01-18 |
Family
ID=14379385
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56104389A Pending JPS588333A (ja) | 1981-07-06 | 1981-07-06 | ハイインピ−ダンス検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS588333A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2022533363A (ja) * | 2019-05-16 | 2022-07-22 | テキサス インスツルメンツ インコーポレイテッド | 半二重インターフェースのための双方向リドライバ |
-
1981
- 1981-07-06 JP JP56104389A patent/JPS588333A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2022533363A (ja) * | 2019-05-16 | 2022-07-22 | テキサス インスツルメンツ インコーポレイテッド | 半二重インターフェースのための双方向リドライバ |
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