JPH02246083A - 高速アクセス時間集積回路メモリ・アレイ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明はメモリ・アレイを有する集積回路に関するもの
である。さらに詳細にいえば、本発明は、このようなメ
モリ・アレイの中に記憶されているデータへのアクセス
のためのマイクロプロセッサによるリクエストと、その
結果として起こるこのようなデータのマイクロプロセッ
サへの送信との四の時間間隔が小さい回路に関するもの
である。

［従来の技術］ マイクロプロセッサの動作速度の進歩は、ＥＰＲＯＭの
ような高集積度・不揮発性半導体メモリに対す、るアク
セス時間の対応する進歩よりも勝っている。メモリ・ア
レイ・アクセス時間の要求値と実際に利用可能な値との
間の格差は、最近開発されたディジタル信号処理装置（
ＤＳＰ、ｔｉｔｇｔｔａ＋−ｓｔｇｎａ＋−ｐｒｏｃｅ
ｓｓｏｒ）と縮小命令設定コンピュータ（ＲＩ　Ｓ　Ｃ
、ｒｅｄｕｃｅｄ−ｉｎｓｔｒｕｃｔｉｏｎ−ｓｅｔ−
ｃｏｍｐｕｔｅｒ）マイクロプロセッサ・アーキテクチ
ュアにより、ますます大きくなってきている。マイクロ
プロセッサの高速動作性能を十分に活用するためには、
システムの設４者は、メモリ・インタリーピングや、高
速スタティック・ランダム・アクセス・メモリ（Ｓ　Ｒ
Ａ　Ｍ　、　ｓｔａｔｉｃ−ｒａｎｄｏｍ−ａｃｃｅｓ
ｓ−ｓｅｓｏｒｙ　）キ？　’／シュのような複雑なア
ーキテクチュアにたよらなければならない。もう１つの
方法は、待機状態を設けることによってメモリ・アレイ
へのマイクロプロセッサのアクセスを遅延させ、システ
ムの特性との調和を行なうことである。したがって、複
雑な回路アーキテクチュアにたよらないで、マイクロプ
ロセッサと共にシステムとして用いることができる、全
アクセス時間の小さな改良された集積回路メモリ・アレ
イ構成体が要望されている。

マイクロプロセッサ・コードは、典型的な場合、高度の
線形性と局所性とを有していることが、研究の結果わか
っている。多くのマイクロプロセッサ・アーキテクチュ
アは、オンチップ・キャッシュ・バースト・フィル・モ
ードのために、またはインストラクション・プリフェッ
チ・キューのために、メモリ・アクセス・リクエストを
線形化する。これらのマイクロプロセッサ・モードまた
はアーキテクチュアを用いる場合、全アクセス時間のか
なりのパーセントが、アドレス・シーケンスの比較的大
きな部分において、メモリ・アレイの中に記憶されたデ
ータの比較的小さな部分のアクセスに関与している。

［発明の要約］ 本発明の集積回路メモリ・アレイ構成体により、統計的
手法を用いて特性を改善することを通して、改良された
アクセス時間がえられる。本発明の集積回路メモリ・ア
レイ構成体は［バーストモード（ＢＬＩＲ８ＴＭＯＤＥ
）Ｊの商標名で市販されている。さらに詳細にいえば、
本発明で開示される１つの実施例における電気的にプロ
・ダラム可能な読み出し専用メモリ（ＥＰＲＯＭ）は６
４ＫＸ１６ｂ不揮発性メモリ・アレイとして構成され、
そしてオン・チップ３２バイト・ライン・バッファ回路
と制御論理回路を有する。これらにより、命令とデータ
・ストリームの線形性と局所性の利点かえられる。メモ
リ・ロケ−シコンへのアクセスは、もし要求される命令
またはデータ・アドレスがライン・バッファ回路内の内
容のカレント・アドレス領域の中にとどまっているなら
ば、［局所的］であると考えられる。これらの「局所的
」データはライン・バッファの中に記憶され、そしてマ
イクロブチセッサによって極めて急速に、典型的には２
０ナノ秒以内で、アクセスすることができる。メモリ・
サイクルがライン・バッフ１の中に記憶されていない「
非局所的」データをリクエストする場合、ライン・バッ
ファをリロードするのに時間を要づるので、この時間は
典型的な場合には７０ナノ秒程度であるが、待機状態が
必要である。主として線形メモリ・アクセス・シーケン
スであるために、そして「局所的」アドレス・データ・
リクエストの程度が大きいために、多くのマイク〔１プ
ロセツサ・アプリケーションにおいて、「非局所的」デ
ータ・リクエストに対する「局所的」データ・リクエス
トの比は大きい。これらのアプリケ−シコンにおいて、
本発明の構成体を用いての平均プログラム実行時間は、
高速・絶対アクセス時間・不揮発性メモリを用いてえら
れる実行時間に近い。システムの集積体を単純にするた
めに、そして外部部品の総数を少なくするために、本発
明による構成体は、ライン・バッファ回路のり０−ド中
に待機状態が必要である場合、マイクロプロセッサに「
ミス」信号を送信するためのオンチップ論理回路を有し
、それにより、「非局所的」データを「局所的」データ
に変換する。

［実施例］ 本発明の新規な点は特許請求の範囲に開示されている。

本発明の特徴および利点は添付図面を参照しながら下記
で説明される。

第１図は本発明による不揮発性集積メモリ回路の１つの
実施例の図面である。この不揮発性集積゛メモリ回路は
出力端子ミス＃　（ＨＩＳＳ＃　）を有している。この
出力端子ミス＃は、データに対するリクエストをマイク
ロプロセッサから受信した場合、このリクエストされた
データが直ちに入手可能である（［ヒツト（ｂｉｔ）］
時、高レベルであり、そしてリクエストされたデータが
直ちには入手可能ではない（［ミス（ｅｉｓｓ）　Ｊ時
、低レベルである。マイクロプロセッサは、バス端子Ａ
１５−Ａ４およびＡ３−ＡＯに、データに対するアドレ
ス・リクエストを送信する。プログラムの動作中、最上
位を変更するアドレス指定部分は端子Ａ３ＡＯに送信さ
れることが好ましく、そして最下位を変更する部分は端
子Ａｌ　５−Ａ４に送信されることが好ましい。アドレ
ス・ストローブ入力端子ＡＳ＃の信号はマイクロプロセ
ッサから送られてくる信号である。この信号は通常は高
レベルであるが、リクエストされたデータをマイクロプ
ロセッサが受は取りたい時、低レベルへ降下°する。チ
ップ・セレクト端子Ｃ８＃は、もしメモリ・アレイが使
用されていないならば、マイクロプロセッサから高レベ
ル禁止信号を受信する。出力イネーブル端子ＯＥ＃は、
バス端子Ｑ１６−Ｑｌを通してマイクロプロセッサがメ
モリ・アレイからデータを受は取る時、マイクロブ０セ
ツサから低レベル信号を受信する。

第１図に示された実施例の集積回路構成体は、６４ＫＸ
１６ｂアレイとして構成されたＥＰＲＯＭのような、不
揮発性メモリ・セルのメモリ・アレイ１を有する。メモ
リ・アレイ１は標準的なライン・デコード回路２と、標
準的なワード・デコード回路３を有する。例えば、入力
／出力は１２８行と５１２列に構成することができる。

標準的メモリ・アレイにランイ・バッファ回路４が付加
される。ライン・バッファ回路４は、例えば、おのおの
が１６ビツトの１６ワードにグループ分けされた２５６
個の標準的透過ラッチを有することができる。ライン・
バッファ回路４は、第１ＡＮＤ回路５から高レベル信号
を受信する時、透過である。第１ＡＮＤ回路５は論理回
路６の中の１つの回路である。けれども、ライン・バッ
ファ回路４は、論理回路６から送られてくる信号が低レ
ベルである時、情報をバイパスしない。端子Ａ３−ＡＯ
を通してワード・デコーダ回路３ヘデータ・アドレス情
報を送信することにより、マイク０プロセツサはライン
・バッファ回路４から一定の内容または１つのワードを
選定する。第２ＡＮＤ回路８は論理回路６の中の１つの
回路である。論理回路６から高レベル信号を出力回路７
がそのトリガ入力に受は取ることによって作動される時
、出力回路７はライン・バッファ回路４の選定された内
容、例えば、１つの１６ビツト・ワードを出力バス端子
Ｑ１６−０１に送信する。第２ＡＮＤ回路８を有する論
理回路６が、例えば、出力イネーブル端子ＯＥ＃とデツ
プ選定端子Ｃ８＃の両方にマイクロブ０セツサから低レ
ベル信号が現われることにより、作動される。

第１　ＡＮＤ回路５と第２ＡＮＤ回路８が反転入力ＡＮ
Ｄ回路であるとして図面に示されているが、よく知られ
ているように、これらの回路はＮＯＲ回路に同等である
。

パイプライン・ラッチ回路９は第１パイプライン・ラッ
チ１０を有する。第１パイプライン・ラッチ１０はＤ形
フリップ・７０ツブ回路のアレイを有することができる
。第１パイプライン・ラッチ１０は、ＯＲ回路１１を通
して端子ＡＳ＃にマイクロプロセッサから第１信号、例
えば、降下信号を検出する時、マイクロプロセッサから
高次バス端子Ａ１５−Ａ４に受信されたアドレス情報を
記憶する。ＯＲ回路１１は論理回路６の中の１つの回路
である。ＯＲ回路１１はチップ・セレクト入力Ｃ８＃に
接続された第２人力信号を有する。

パイプライン・ラッチ回路９はまた第２パイプライン・
ラッチ１２を有する。第２パイプライン・ラッチ１２は
またＤ形スリップ・７０ツブのアレイを有することがで
きる。第２パイプライン・ラッチ１２は、ＯＲ回路１１
を通して端子ＡＳ＃にマイク０プロセツサから第４パル
ス信号、例えば、立ち上がるパルス信号を検出する時、
第１パイプライン・ラッチ１ｏから受信するアドレス情
報を記憶する。比較回路１３は、バス端子Ａ１５−Ａ４
に接続された一組の入力と、第２パイプライン・ラッチ
１２の出力に接続された他の入力の岨を有する。比較回
路１３の出力は、第１ＡＮＤ回路５の入力のうちの１つ
の入力と、ＮＡＮＤ回路１４の入力のうちの１つの入力
に接続される。

ＮＡＮＤ回路１４は論理回路６の中の１つの回路である
。第１ＡＮＤ回路５のもう１つの入力はＯＲ回路の出力
に接続される。ＮＡＮＯ回路１４のもう１つの入力はチ
ップ・セレクト端子Ｃ８＃に接続される。ＮＡＮＯ回路
１４の出力はミス端子ＭＩＳＳ＃に接続される。バス端
子Ａ３−ＡＯはワード・デコード回路３に接続される。

第１パイプライン・ラッチ１０の出力はライン・デコー
ド回路２に接続される。

ＯＲ回路１１は、端子ＡＳ＃からの入りを反転するため
のプログラム可能素子を有することができる。このこと
により、本発明の装置は、前記実施例とは反対の極性の
アドレス・ストローブ信号を有するマイクロプロセッサ
と共に用いることができる。

ＮＡＮＤ回路１４は反転入力と反転出力を有するとして
示されているが、よく知られているように、この回路は
ＯＲ回路と同等である。ＮＡＮＤ回路１４はプログラム
可能素子を有することができる。このことにより、論理
回路６はプログラムされて、前記実施例に用いられた低
レベル「ミス」信号ではなく高レベル「ミス」信号を要
求するマイクロプロセッサと共に用いることができる。

マイクロプロセッサからの各メモリ・アクセス・サイク
ルについて、第１信号は、それはマイクロプロセッサの
特性に応じて降下端であることができるが、端子ＡＳ＃
において、高次アドレスＡ１５−Ａ４を第１パイプライ
ン・ラッチ１０にロードする。第１パイプライン・ラッ
チ１０の中のアドレス信号は、端子ＡＳ＃における第４
信号、それは立ち上がり端であることができるが、によ
って、メモリφサイクルの中で後で第２パイプライン・
ラッチ１２に転送される。比較回路１３は、端子Ａ１５
−Ａ４でマイクロプロセッサから受信されたアドレス情
報と、第２パイプライン・ラッチ１２の中に記憶されて
いる前のサイクルのアドレスとを持続的に比較する。も
しこの２つの０ケージコンにおけるアドレス情報が同じ
であるならば、論理回路１３の出力は第２信号、すなわ
ち、「非ミス」信号であり、そしてこの第２信号は論Ｍ
＠路６によってマイクロプロセッサまたはバッファ回路
４に送信されない。もし２つのロケーションにおけるア
ドレス情報が同じでないならば、第３信号、すなわち、
「ミス」信号が比較回路１３から出力する。この第３信
号、すなわら、「ミス」信号が論理回路６に送信され、
そして論理回路６はマイクロプロセッサに信号を送って
、内部メモリ・アクセスを行って、ライン・バッファ回
路４にリロードされる。もしマイク０プロセツサが論理
回路６から第３信号、すなわち、「ミス」信号を受信し
ないならば、前もって設定された比較的短い時間ｌｌ１
ｗＡ１例えば、２０ナノ秒の長さにおいて、マイクロプ
ロセッサは端子ＯＥ＃に第４信号、すなわち、出力イネ
ーブル信号を送信する。

もしマイクロプロセ・ツサが論理回路６から第３信号、
すなわち、「ミス」信号を受信するならば、前もって設
定された比較的長い時間間隔、例えば、７０ナノ秒の長
さにおいて、マイクロブ０セツサは端子ＯＥ＃に第４信
号、すなわら、出力イネーブル信号を送信する。

第１図に示されているように、リセット回路１５が論理
回路６の中にあり、この装置が付勢された場合、第１メ
モリ嗜アクセスは常に「ミス」を発生し、したがって、
ライン・バッファ回路４のロードのトリガが行なわれる
。

本発明のこの集積回路構成は、ライン・バッフ７回路４
の中に含まれている、例えば、２５６個のセンス増幅器
と２５６個のデータ・ラッチとで構成される内部データ
路を有することができる。

ミス＃が存在している時のメモリ・サイクルの間、メモ
リ・アレイ１の１つの行と２５６個のセンス増幅器が付
勢され、センス増幅器はメモリ・セルのこの行のデータ
内容を読み出し、およびセンス増１１Ａ’ａの出力が並
行して読み出され、そしてライン・バッファ回路４のデ
ータ・ラッチの中に記憶される。図面に示されているメ
モリ・アレイは１６ビツト入力・出力装置であるので、
このことは、ライン・バッフ７回路４の中に記憶されて
いる（Ａ３−ＡＯによってアドレスされた＞１６１Ｊの
隣接するかつアドレス可能なメモリ・ロケーションの中
のデータを同等にする。

第２図において、バス端子Ａ１５−Ａ４およびＡ３−Ａ
Ｏの信号がｒＸＪで表された点において遷移を行ってい
るのが示されている。第１ｖ１１移の後、端子ミス＃の
信号は高レベルのままであり、このことはリクエストさ
れたアドレスの中に記憶された情報がライン・バッファ
回路４の中に記憶されることを示す。バス端子Ａ３−Ａ
Ｏの信号が安定化した後、リクエストされたデータが、
すぐ前の遷移から測って比較的短い時間間隔Ｔ（Ａ）で
、ライン・バッファ回路４から端子Ｑ１６−Ｑ１へ送信
される。

第３図において、バス端子Ａ１５−Ａ４およびＡ３−Ａ
Ｏの信号がｒＸＪで表された点において遷移を行なうの
が再び示されている。第１遷移の後、端子ミス＃の信号
の値が減少し、これはリクエストされたアドレスの中に
記憶された情報がライン・バッファ回路４の中に記憶さ
れないことを示す。端子ＡＳ＃における作動信号が減少
して低レベル値になる時、ライン番バッファ回路４にり
０−ドするのに必要な非局所特機信号の完了の後まで、
リクエストされたデータが端子０１６−０１に送信され
ない。遷移から測って比較的長い時間間隔Ｔ（Ａ）が示
されている。

第４図に示されているように、マイクロプロセッサ２０
とメモリ回路２２は、マイク０プ０セツサ２０とメモリ
回路２２との間に設置された線路を通して、第１図に示
された信号を送信しかつ受信する。

本発明は例示された実施例について説明されたが、本発
明がこの例示された実施例に限定されることを意味する
ものではない。前記説明に基づいて、例示された実施例
を変更した種々の実施例および本発明のこの他の実施例
が可能であることは当業者にはすぐにわかるであろう１
例えば、メモリ・アレイはダイナミックＲＡＭ、すなわ
ち、ＤＲＡＭの中に用いられる揮発性メモリ・セルであ
ることができる。特許請求の範囲はこのような実施例ま
たは変更実部例をすべて本発明の範囲内に包含している
。

以上の説明に関して更に以下の項を開示する。

（１）　　データを記憶することができるメモリ・セル
のアレイと、 メモリ・セルの前記アレイに接続されたセンス増Ｉｆｌ
器と、 前記センス増幅器と出力端子との間に接続されたデータ
・ラッチのライン・バッファとを有し、前記データ・ラ
ッチのおのおのが１つのセンス増幅器と１つのデータ端
子との間に接続され、および、一定のアドレス情報とＩ
ｌｌ信号の受信に応答してデータ・ラッチの前記ライン
φバッフ？から前記出力端子へデータを送信し、かつ、
他のアドレス情報を受信すると前記メモリ・アレイから
前記センス増幅器を通してデータ・ラッチの前記ライン
・バッフ？ヘデータを前記出力端子への後での送信のた
めに送信する、 アドレス情報と制御信号の受信に応答して前記出力端子
にデータを出力するメモリ回路。

（２）　　第１項において、前記データ・ラッチが選定
可能な群に配置され、かつ、前記出力端子にデータを送
信するために前記アドレス情報が前記データ・ラッチの
１つの群を選定する、前記メモリ回路。

（３）　　第１項において、前記アドレス情報と、前記
制御信号と、前記センス増幅器と、ｆ−タ・ラッチの前
記ライン会バッファとに接続されたｖＩＩＩＤ回路を有
し、前記ライン・バッファの中に記憶されたデータのア
ドレスを記憶しかつ前記受信されたアドレス情報と前記
記憶された情報との比較を行ない、前記データ・ラッチ
の中のデータを前記出力端子に送信するかどうかを判定
しかつ前記出力端子へ後で送信するために前記メモリ・
セルから前記データ・ラッヂヘデータを送信する、前記
メモリ１路。

（４）　　第３項において、前記アドレス情報がデータ
・ラッチの前記ライン・バッフ？の中にないデータを示
したとき前記訓Ｉｍ回路がミス信号を送信する、前記メ
モリ回路。

（５ｒ″″□　第３項において、前記制御回路が前記ア
レイから前記センス増幅器を通して前記データ・ラッチ
へデータを付勢されたときに送信するためのリセット回
路を有する、前記メモリ回路。

（６）　　第１項において、前記メモリ・セルが不揮発
性である、前記メモリ四路。

（１）　　第１項において、前記メモリ・セルが電気的
にプログラム可能な読み出し専用メモリである、前記メ
モリ回路。

′（８）　　第１項において、メモリ・セルの前記アレ
イが行と列に配列されており、前記列がデータの複数個
のワードを表しかつ前記アドレス情報が前記ライン・バ
ラフンの中のデータの前記ワードのうちの個別のワード
を呼び出す、前記メモリ回路。

（９）　　第８項において、前記データ・ラッチが各ワ
ードの中で１６ビツトを有するデータの１６ワードに配
列されている、前記メモリ回路。

（１０）　　並列データ端子にリクエストされたデータ
を受信するために並列アドレス端子にアドレス信号を供
給しかつ制御端子にａ制御信号を供給するプロセッサと
、 前記アドレス端子と、前記制御端子と、前記データ端子
とに接続されたメモリ回路とを有し、前記メモリ回路が
データを記憶することかできるメモリ・セルのアレイと
、前記メモリ・セルのアレイに接続されたセンス増幅器
と、前記センス増幅器と前記出力端子との間に接続され
たデータ・ラッチのライン・バッファとを有し、おのお
ののデータ・ラッチが１つのセンス増幅器と１つのデー
タ端子との間に接続され、°一定のアドレス情報とＩＩ
ＪＩＩｌ信号とを受信するのに応答して前記メモリ回路
がデータ・ラッチの前記ライン・バッフ？から前記出力
端子へデータを送信し、および他のアドレス情報を受信
するとき前記メモリ回路が前記出力端子へ後で送信を行
なうために前記メモリ・アレイから前記センス増幅器を
通してデータ・ラッチの前記ライン・バッフ？ヘデータ
を送信する、プロセッサ装置。

（１１）　　第１０項において、前記データ・ラッチが
選定可能な群に配置され、かつ、データを前記データ端
子に送信するために前記アドレス信号が前記データ・ラ
ッチの１つの群を選定する、前記メモリ回路。

（１２）第１０項において、°前記メモリ回路が前記ア
ドレス端子に接続された制御回路と、制御端子と、前記
センス増幅器と、データ・ラッチの前記ライン・バッフ
？とを有し、前記ライン・バッファの中に記憶されたデ
ータのアドレスを記憶しかつ前記受信されたアドレス信
号と前記記憶されたアドレスとの比較を行ない、前記デ
ータ・ラッチの中のデータを前記出力端子に送信するか
どうかを判定しかつ前記出力端子へ後で送信するために
前記メモリ・セルから前記データ・ラッチへデータを送
信する、前記メモリ回路。

（１３）第１２項において、前記アドレス信号がデータ
・ラッチの前記ライン・バッファの中にないデータを示
したとぎ前記制御回路が前記制御端子にミス信号を送信
する、前記メモリ回路。

（１４）　　第１２項において、前記制御回路が前記ア
レイから前記センス増幅器を通して前記データ・ラッチ
へ付勢されたときにデータを送信するためのリセット回
路を有する、前記メモリ回路。

（１５）第１０項において、前記メモリ・セルが不揮発
性である、前記メモリ回路。

（１６）第１０項において、前記メモリ・セルが電気的
にプログラム可能な読み出し専用メモリである、前記メ
モリ回路。

Ｃ１１）　　第１０項において、メモリ・セルの前記ア
レイが行と列に配列されており、前記列がデータの複数
個のワードを表しかつ前記アドレス信号が前記ラン４・
バッファの中のデータの前記ワードのうちの個別のワー
ドを畔び出寸、前記メモリ回路。

（１８）第１７項において、前記データ・ラッチが各ワ
ードの中で１６ビツトを有するデータの１６ワードに配
列されている、前記メモリ回路。

（１９）マイクロプロしツサと共に用いられる時、より
小さな全アクセス時間かえられる集積回路メモリ・アレ
イ構成体。前記構成体は、データを記憶するための例え
ば２５６ラツチをそなえたライン・バッファと、リクエ
ストされたデータに関す４゜ るアクセス情報の線形性と局所性を検知するための第１
パイプライン回路および第２パイプライン回路を有する
。同じデータに対する繰り返しリクエストでもってプロ
グラムされたマイクロプロセッサと共に用いる場合、大
部分のデータ・リクエストは前記ライン・バッファから
急速に送信されるであろう。もし前記データ・リクエス
トが前記ライン・バッファの中にないならば、前記構成
体が信号を前記マイク［］プブロックに供給しそしてリ
クエストされた前記データが前記マイクロプロセッサへ
後で送信するために浮動ゲート・メモリ・セル・アレイ
から前記ライン・バッファへ転送される。

【図面の簡単な説明】

第１図は本発明の構成体の１０ツク縮図、第２図は本発
明のメモリ・アクセス・ヒツト信号および対応する遷移
信号のグラフ図、第３図は本発明のメモリ・アクセス・
ミス信号および対応する遷移信号のグラフ図、第４図は
本発明のシステム構成のブロック線図。 ［符号の説明］ １　メモリ・セルのアレイ

Claims (1)

【特許請求の範囲】
1. （１）データを記憶することができるメモリ・セルのア
   レイと、 メモリ・セルの前記アレイに接続されたセンス増幅器と
   、 前記センス増幅器と出力端子との間に接続されたデータ
   ・ラッチのライン・バッファとを有し、前記データ・ラ
   ッチのおのおのが１つのセンス増幅器と１つのデータ端
   子との間に接続され、および、一定のアドレス情報と制
   御信号の受信に応答して、データ・ラッチの前記ライン
   ・バッファから前記出力端子へデータを送信し、かつ、
   他のアドレス情報を受信すると前記メモリ・アレイから
   前記センス増幅器を通してデータ・ラッチの前記ライン
   ・バッファへデータを前記出力端子への後での送信のた
   めに送信する、 アドレス情報と制御信号の受信に応答して前記出力端子
   にデータを出力するメモリ回路。