JPS5883394A - 半導体集積回路の信号伝送方式 - Google Patents
半導体集積回路の信号伝送方式Info
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- JPS5883394A JPS5883394A JP56179930A JP17993081A JPS5883394A JP S5883394 A JPS5883394 A JP S5883394A JP 56179930 A JP56179930 A JP 56179930A JP 17993081 A JP17993081 A JP 17993081A JP S5883394 A JPS5883394 A JP S5883394A
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- JP
- Japan
- Prior art keywords
- latch
- timing
- signal
- timing signal
- phase transfer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
- G11C19/28—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements
Landscapes
- Logic Circuits (AREA)
- Shift Register Type Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、半導体集積回路の信号伝送方式に関し、特に
集積回路内部での同相転送を確実に行うことができる信
号伝送方式に関するものである。
集積回路内部での同相転送を確実に行うことができる信
号伝送方式に関するものである。
ディジタル・コンビ為−夕等のデータ処理装置では、設
置Ｆおよびａｍ等を簡単にするため、論理−−の動作を
タイミング・信号に同期させる方法がＭ％／ｈｂれる・
ｖｈ家、館１図伽）に示すタイミング信号！Ｏを基準
にすると、信号の繰）返し時間（！シン・ナイタル）Ｉ
Ｃ（秒）を３等分して、その各分割点に責のタイミング
信号’ｌ’ｌ、’Ｉ”２．’Ｌ’３を投砂、ｍｌＩ！ｐ
ＷＦ夕として動作させることが多−０ζζで、！Ｌ（整
数）は相数と呼ばれる。
置Ｆおよびａｍ等を簡単にするため、論理−−の動作を
タイミング・信号に同期させる方法がＭ％／ｈｂれる・
ｖｈ家、館１図伽）に示すタイミング信号！Ｏを基準
にすると、信号の繰）返し時間（！シン・ナイタル）Ｉ
Ｃ（秒）を３等分して、その各分割点に責のタイミング
信号’ｌ’ｌ、’Ｉ”２．’Ｌ’３を投砂、ｍｌＩ！ｐ
ＷＦ夕として動作させることが多−０ζζで、！Ｌ（整
数）は相数と呼ばれる。
第１図（→韓相＊が番の場合の従来の論理回路を示す賭
でＴｏ）、第１図（荀はそのタイミング・チャートであ
る◎ 第１Ｎ−にお−て、ラッチ１，２．３，４はそれぞれ員
なる集積回路に収容されるラッチであって、それぞれタ
イミング〒０．〒１．’ｌ’２．’！’３ＥＩｌｊｌし
て動作する。 オア・ゲート１０．ナンド・デー）１１
，１２．１５＃ｉ各ラッチ間に設けられて、それぞれ論
理動作を行う回路であり、インバータ１１，１３はナン
ド９ゲート１２．１４への入力を反転させゐ回路である
。
でＴｏ）、第１図（荀はそのタイミング・チャートであ
る◎ 第１Ｎ−にお−て、ラッチ１，２．３，４はそれぞれ員
なる集積回路に収容されるラッチであって、それぞれタ
イミング〒０．〒１．’ｌ’２．’！’３ＥＩｌｊｌし
て動作する。 オア・ゲート１０．ナンド・デー）１１
，１２．１５＃ｉ各ラッチ間に設けられて、それぞれ論
理動作を行う回路であり、インバータ１１，１３はナン
ド９ゲート１２．１４への入力を反転させゐ回路である
。
ラッチ１のＤ入力端子に印加薯れた信号ムは、ラッチ１
の出力はゲー）１１．１２を経由してラッチ２のＤ入力
端子に印加される・ラッチ２のｐ入力端子に印加された
信号は、タイミング’Ｉ’ｌによってラッチ２に取シ込
まれる。 一方、ラッチ養のＤ入力端子に印加される信
号は、ナンド・ゲート１５を経由してきた外部信号０．
Ｄでありて、タイミングＴ２でラッチ養に取シ込まれる
。 次に、ラッチ２とラッチ番の出力は、ゲー）１３゜
１４を経由してラッチ６のｐ入力端子に印加され、タイ
ミングＴ３によってラッチ３に取〉込まれる。
の出力はゲー）１１．１２を経由してラッチ２のＤ入力
端子に印加される・ラッチ２のｐ入力端子に印加された
信号は、タイミング’Ｉ’ｌによってラッチ２に取シ込
まれる。 一方、ラッチ養のＤ入力端子に印加される信
号は、ナンド・ゲート１５を経由してきた外部信号０．
Ｄでありて、タイミングＴ２でラッチ養に取シ込まれる
。 次に、ラッチ２とラッチ番の出力は、ゲー）１３゜
１４を経由してラッチ６のｐ入力端子に印加され、タイ
ミングＴ３によってラッチ３に取〉込まれる。
さらに、ラッチ３の出力杜、オア・ゲート１０を経由し
てうフチ１のＤ入力端子に印加される。以下、同じよう
にして、タイミング’！’Ｏ，’ｌ’１．！２、Ｔδに
より順次ラッチ１〜４が動作して、論理動作を遂行する
ことになる。
てうフチ１のＤ入力端子に印加される。以下、同じよう
にして、タイミング’！’Ｏ，’ｌ’１．！２、Ｔδに
より順次ラッチ１〜４が動作して、論理動作を遂行する
ことになる。
とζろで、各ラッチ間の信号伝送は、印刷配線板、同軸
線、ゲート等を１１１１１する＝めＮ当然の鴫となから
伝送時間を要する・ このラッチ間伝ｉ゛時ＩＩがそれ
らのラッチのタイミング間優以下であれば１信号源ラッ
チから送出された信号は、受信側ラッチのタイミングに
間に合うため、受信側ラッチに正常な状態で取り込まれ
る。すなわち、第１ｗｉ伽）の場合、タイミング間隔は
Ｔ０７４であるから各ラッチ間の伝送時間が！７４以下
であれば、番ツツチで正常に取り込まれる。
線、ゲート等を１１１１１する＝めＮ当然の鴫となから
伝送時間を要する・ このラッチ間伝ｉ゛時ＩＩがそれ
らのラッチのタイミング間優以下であれば１信号源ラッ
チから送出された信号は、受信側ラッチのタイミングに
間に合うため、受信側ラッチに正常な状態で取り込まれ
る。すなわち、第１ｗｉ伽）の場合、タイミング間隔は
Ｔ０７４であるから各ラッチ間の伝送時間が！７４以下
であれば、番ツツチで正常に取り込まれる。
これに対して、ラッチ聞伝送時間が各ラッチのタイミン
グ＊ｍ以上に大自−場会社、受信側ラッチのタイミング
が動作したと龜に、受信側ラッチのＤ入力端子には送信
価ラッチからの信号が伝達されてい１にいため、受信側
ラッチは正常なデータを取）込むことがで禽ない。
グ＊ｍ以上に大自−場会社、受信側ラッチのタイミング
が動作したと龜に、受信側ラッチのＤ入力端子には送信
価ラッチからの信号が伝達されてい１にいため、受信側
ラッチは正常なデータを取）込むことがで禽ない。
一方１第１１１の各ラッチ１〜番が１個の集積回路内に
収容されてｖｈる場合等には、ラッチ聞伝送時聞が殆ん
ど無視で自る峰ど小さいため、信号伝送時間は同層がな
く、正常に動作するはずである。
収容されてｖｈる場合等には、ラッチ聞伝送時聞が殆ん
ど無視で自る峰ど小さいため、信号伝送時間は同層がな
く、正常に動作するはずである。
この場合には、ラッチ関伝送時間の最大値を設計時に考
慮するのみでよい、すなわち、！０〜Ｔ１間、！０〜！
２閏、７０〜７３間、？ｌ−’１”２間、１１〜７３間
、７１〜１０間、Ｔ２〜で３間、〒２〜ＴＯ間、７２〜
７１間、７３〜１０間、１３〜７１間、′ｉＩ３〜’！
’２間等の異なるタイミング間の信号伝送について社、
各ラッチ間の最大信号伝送時間が所定の値以下であれｄ
よいということである。
慮するのみでよい、すなわち、！０〜Ｔ１間、！０〜！
２閏、７０〜７３間、？ｌ−’１”２間、１１〜７３間
、７１〜１０間、Ｔ２〜で３間、〒２〜ＴＯ間、７２〜
７１間、７３〜１０間、１３〜７１間、′ｉＩ３〜’！
’２間等の異なるタイミング間の信号伝送について社、
各ラッチ間の最大信号伝送時間が所定の値以下であれｄ
よいということである。
一方、各タイミング間隔が狭くなってくると、各相よ抄
も２相の方が望ましく、さらに２相よにｌ相だけの方が
性能的に望ましいことから、同相転送の場合が多くなる
。７０〜７０間、？１〜１ＩＳｌ閏、７２〜７２間、Ｔ
３〜！３間等のような同相転送の場合には、信号源側の
ラッチ出力が受信側う′ツチのタイミング信号の有効時
間内（パルス幅内）に受信側ラッチのＤ入力端子に到達
してしまうと、本来期待していたｌサイクル後のタイミ
ングで受信側ラッチへ取シ込む動作を行わず、信号源側
ラッチのタイミングと同一タイミングで受信側ラッチが
Ｄ入力端子の信号を取り込んでしまうという不都合が生
ずる。
も２相の方が望ましく、さらに２相よにｌ相だけの方が
性能的に望ましいことから、同相転送の場合が多くなる
。７０〜７０間、？１〜１ＩＳｌ閏、７２〜７２間、Ｔ
３〜！３間等のような同相転送の場合には、信号源側の
ラッチ出力が受信側う′ツチのタイミング信号の有効時
間内（パルス幅内）に受信側ラッチのＤ入力端子に到達
してしまうと、本来期待していたｌサイクル後のタイミ
ングで受信側ラッチへ取シ込む動作を行わず、信号源側
ラッチのタイミングと同一タイミングで受信側ラッチが
Ｄ入力端子の信号を取り込んでしまうという不都合が生
ずる。
第２図（＆） （ｂ）社、従来の同相転送の動作を示す
論’ＷｉＨｍ図とタイム・チャートである。
論’ＷｉＨｍ図とタイム・チャートである。
同−集積回路内に収容された信号源側ラッチ２１および
受信側ラッチ２２社、それぞれ第２図（ｂ）に示すタイ
ｌ＞ダ２０１（ＴＯＣＡ））と２０２（’１’０＠）
で動作する・ゲート、３１，３２．３３はラッチ２１か
らラッチ２２１で信号を伝達するためのものであり、そ
の他の信号源からの入力信号は記載が省略されて−る・
また、３番はラッチ２１．２２にタイミング信号〒０を
供給するための増幅器である。この増幅器５！４の１ｔ
ｌＲ（２０１）（２０２）の２本あッテ、そのうちの１
′）の信号（２０１）は信号名’ｌ’ｏ（Ａ）で、ラッ
チ２１Ｅ供給され、他の信号（２０２） ＩＩ′ｉ信号
名！０＠で、ラッチ２２に供給される。
受信側ラッチ２２社、それぞれ第２図（ｂ）に示すタイ
ｌ＞ダ２０１（ＴＯＣＡ））と２０２（’１’０＠）
で動作する・ゲート、３１，３２．３３はラッチ２１か
らラッチ２２１で信号を伝達するためのものであり、そ
の他の信号源からの入力信号は記載が省略されて−る・
また、３番はラッチ２１．２２にタイミング信号〒０を
供給するための増幅器である。この増幅器５！４の１ｔ
ｌＲ（２０１）（２０２）の２本あッテ、そのうちの１
′）の信号（２０１）は信号名’ｌ’ｏ（Ａ）で、ラッ
チ２１Ｅ供給され、他の信号（２０２） ＩＩ′ｉ信号
名！０＠で、ラッチ２２に供給される。
第２図（２）に示すように、信号（２０１）と（２０２
）に社、給電談差（一般に社、タイミング・スキ島−と
呼ぐれる）ΔＴが存在する・信号源側ラッチ２１のタイ
ミング（２０１）が進み位相で、受信側ラッチ２２のタ
イミング（２０２）が遅れ位相の場合に社、前述のよう
に、受信側ラッチが信号源側ラッチのタイミングと同一
タイミングで信号を取に込む誤動作を起し易い。
）に社、給電談差（一般に社、タイミング・スキ島−と
呼ぐれる）ΔＴが存在する・信号源側ラッチ２１のタイ
ミング（２０１）が進み位相で、受信側ラッチ２２のタ
イミング（２０２）が遅れ位相の場合に社、前述のよう
に、受信側ラッチが信号源側ラッチのタイミングと同一
タイミングで信号を取に込む誤動作を起し易い。
第２図伽）に示す（２０３）、（２０４）、（２０５）
の関係は、このような誤動作を示している。
の関係は、このような誤動作を示している。
ゲー）３１，３２．３３の伝送時間が小さいため、ラッ
チ２１の出力信号（２０３）とゲート３３の出力信号（
２０４）との間に殆んど遅延がなく、ゲート３３の出力
信号（２０４）がラッチ２２のタイミング（ハ）が存在
する時間内にラッチ２２のＤ入力端子に到達してしまう
。このため、ラッチ２２は信号（２０５）のような出力
波形を与えるが、本来の期待波形は信号（２０５′）の
時刻で立ち上る波形である。 結局、このような同相転
送を正常に行うには、次式に示す条件を満たすように設
計する必要がある。
チ２１の出力信号（２０３）とゲート３３の出力信号（
２０４）との間に殆んど遅延がなく、ゲート３３の出力
信号（２０４）がラッチ２２のタイミング（ハ）が存在
する時間内にラッチ２２のＤ入力端子に到達してしまう
。このため、ラッチ２２は信号（２０５）のような出力
波形を与えるが、本来の期待波形は信号（２０５′）の
時刻で立ち上る波形である。 結局、このような同相転
送を正常に行うには、次式に示す条件を満たすように設
計する必要がある。
１１１ｗ１ｎ ＞′！′Ｗｍａｚ＋Δ〒ｗａｘ
” ” ” ■ここで、ｔ）１□、けラッチ２
１とラッチ２２間の最小伝送時間であり、Ｔ、□工はタ
イミングのパルス幅の最大値でありΔＴ、エ はタイミ
ング・スキ為−の最大値である。
” ” ” ■ここで、ｔ）１□、けラッチ２
１とラッチ２２間の最小伝送時間であり、Ｔ、□工はタ
イミングのパルス幅の最大値でありΔＴ、エ はタイミ
ング・スキ為−の最大値である。
すなわち、上記（１）式は、正常動作を保証するたダの
パルス幅の最大値”ｖｍａ工と、タイミング・ス午纂−
の最大値へ〒 の代数和以上の伝送時間鳳ａｘ でなければならな−ことを示して−る・また、当然のこ
とであるが、ラッチ２１とラッチ２２間の伝送時間の最
大値は、マシン・サイ、タルＴ、 以下でなければな
らない・ 結局、チッチ２１と２２閏の伝送時間ｔａは
、次式を満足する必要がある。
パルス幅の最大値”ｖｍａ工と、タイミング・ス午纂−
の最大値へ〒 の代数和以上の伝送時間鳳ａｘ でなければならな−ことを示して−る・また、当然のこ
とであるが、ラッチ２１とラッチ２２間の伝送時間の最
大値は、マシン・サイ、タルＴ、 以下でなければな
らない・ 結局、チッチ２１と２２閏の伝送時間ｔａは
、次式を満足する必要がある。
〒 ＞ｓ ＞Ｔ ＋ΔＩＩＩ□エ ・・
■＠ ｔ Ｗ＋＠＆！ タイ攬ンダ・スキ具−ΔＩＩＩＩＩＬ＆工は、タイミニ
／ダ給電系の伝送時間を微調整することによシＯに置づ
けゐことは可能であるが、タイミング・パルスの幅’１
’、、、ｘａラッチの動作を保証するためにある程度以
下にすること紘できず（例えＩｒｘ、、 、、、ｐ Ｏ
Ｌ系のラッチでは、４〜５１Ｌ８以上のパル、ろ轡を要
する）〜パルス幅のばらつきを含めると、相当大きな値
とな〉、この値をラッチ？ｌと２２間の伝送時間として
保証する必要がある・ 最近のディジタル・コンビ島−夕で社、高速度動作を行
わせるため、パイプライン制御方式を採用したり、マψ
ン・サイクルの短縮等の方法を用いている。 マシン・
サイタルの短縮に伴−１１マシン・サイクルの分割が減
少してタイミングの相数が２相になりつつある０このよ
うにタイミングの相数が減少すると、同相転送が大幅に
増加し、設計時にラッチ間の最小伝送時間を保証すべき
ネッ）（経路）が増加する結果１．設計工数が大幅に増
加するという欠点があるＯ さらに、近年、半導体の集
積度が高くなるに伴−１同相転送論理を半導体チップ内
部に組み込むことが必要となっており、その場合、ラッ
チ間の最小伝送時間を保証するために、遅延素子として
ゲートを使用する方法が用いられているｏしかし、論理
をとるためのゲージ以外に、遅延素子としてのゲージを
半導体チップ上に組み込むと、チップ面積は増大すると
ともに、消費電力が増加する欠点がある。
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／ダ給電系の伝送時間を微調整することによシＯに置づ
けゐことは可能であるが、タイミング・パルスの幅’１
’、、、ｘａラッチの動作を保証するためにある程度以
下にすること紘できず（例えＩｒｘ、、 、、、ｐ Ｏ
Ｌ系のラッチでは、４〜５１Ｌ８以上のパル、ろ轡を要
する）〜パルス幅のばらつきを含めると、相当大きな値
とな〉、この値をラッチ？ｌと２２間の伝送時間として
保証する必要がある・ 最近のディジタル・コンビ島−夕で社、高速度動作を行
わせるため、パイプライン制御方式を採用したり、マψ
ン・サイクルの短縮等の方法を用いている。 マシン・
サイタルの短縮に伴−１１マシン・サイクルの分割が減
少してタイミングの相数が２相になりつつある０このよ
うにタイミングの相数が減少すると、同相転送が大幅に
増加し、設計時にラッチ間の最小伝送時間を保証すべき
ネッ）（経路）が増加する結果１．設計工数が大幅に増
加するという欠点があるＯ さらに、近年、半導体の集
積度が高くなるに伴−１同相転送論理を半導体チップ内
部に組み込むことが必要となっており、その場合、ラッ
チ間の最小伝送時間を保証するために、遅延素子として
ゲートを使用する方法が用いられているｏしかし、論理
をとるためのゲージ以外に、遅延素子としてのゲージを
半導体チップ上に組み込むと、チップ面積は増大すると
ともに、消費電力が増加する欠点がある。
本発明の目的は、これら従来の欠点を除去するため、高
集積半導体のチップ上での同相転送を簡単に実現し、か
つ同相転送を行うラッチ間の最小伝送時間の設定を不要
にして設計上の制約をなくすことがで自る半導体集積回
路の信号伝送方式を提供することにある・ 上記目的を達成する念め、本発明による半導体集積回路
の信号伝送方式は、ラッチ群間に論理演算素子群を介し
て、あるいは介することなく第１゜第２および第３のラ
ッチ群を直列に接続し、第１と第３のラッチ群に同一タ
イミングを供給するとともに１第２のラッチ群には上記
タイミングと相檜の関係にあるタイミングを供給して同
相転送を行うことを特徴としている〇 以下、本発明の実ｍ例を、第３図により説明するＯ 第３図（＆）＃ｉ、半導体チップ上に構成された論理回
路の一部分を示したものであり９、第３図（荀は第３１
（ａ）に示す論理回路の動作タイム・チャートである・
［１のテｒチ薄１はタイミング１０１（’Ｉ’０）で
動作する信号源側ラッチであり、第３のラッチ４３は上
記と同じタイミング１０１（Ｔｏ）で動作する受償側ラ
ッチであ〉、また第２のラッチ！２ｔ；を上記のタイミ
ングと逆相のタイミング１０２（’Ｉ’Ｏ）で動作する
中間ラッチである。 タイミング！０の入力端子５７末
は増幅器４番が接続され、これはタイミングＴＯを受け
て出力１０１（’１’Ｏ）と１０２（ｆｆｉ）を生成す
る。 ′＆お、第３のラッチ４３の出力１０６ｔｉ、デ
ータ出力端子６３からチップ外部ある一社チツブ内の次
のラッチに接続される。
集積半導体のチップ上での同相転送を簡単に実現し、か
つ同相転送を行うラッチ間の最小伝送時間の設定を不要
にして設計上の制約をなくすことがで自る半導体集積回
路の信号伝送方式を提供することにある・ 上記目的を達成する念め、本発明による半導体集積回路
の信号伝送方式は、ラッチ群間に論理演算素子群を介し
て、あるいは介することなく第１゜第２および第３のラ
ッチ群を直列に接続し、第１と第３のラッチ群に同一タ
イミングを供給するとともに１第２のラッチ群には上記
タイミングと相檜の関係にあるタイミングを供給して同
相転送を行うことを特徴としている〇 以下、本発明の実ｍ例を、第３図により説明するＯ 第３図（＆）＃ｉ、半導体チップ上に構成された論理回
路の一部分を示したものであり９、第３図（荀は第３１
（ａ）に示す論理回路の動作タイム・チャートである・
［１のテｒチ薄１はタイミング１０１（’Ｉ’０）で
動作する信号源側ラッチであり、第３のラッチ４３は上
記と同じタイミング１０１（Ｔｏ）で動作する受償側ラ
ッチであ〉、また第２のラッチ！２ｔ；を上記のタイミ
ングと逆相のタイミング１０２（’Ｉ’Ｏ）で動作する
中間ラッチである。 タイミング！０の入力端子５７末
は増幅器４番が接続され、これはタイミングＴＯを受け
て出力１０１（’１’Ｏ）と１０２（ｆｆｉ）を生成す
る。 ′＆お、第３のラッチ４３の出力１０６ｔｉ、デ
ータ出力端子６３からチップ外部ある一社チツブ内の次
のラッチに接続される。
第３図（→において、データ入力端子５１に与えられ之
信号（１０３）は、第３＠（２）に示すように、時刻上
〇。で”１″になシ、時刻ｔ、。まで“ｌ“を保ち、時
刻ｔｓ０以降は“０″になる・ この信号（１０３）−
諦 け、時刻”１０において１になるタイミングαｏ１）に
同期してラッチ４１に取シ込まれる。 ラッチ４１の出
力（１０４）は、ラッチ４１の固有伝送時間だけ連れて
時ｉｔ、□に ｌ が現われる。時；１ｌｌｌｔ、、で
は、中間チッチ４２に入力されるタイミング（１０２）
−が“０”となるため、ラッチ４２社非動作状態つまり
データ入力を受は付けＸ＆−状態にな泗、中間ラッチ−
４２の出力（１０５）は時＊１．、で社蛮化し’Ｉｋ
Ｖ” ｅ時ｍｔ、。にお−て、タイミング信号（１０１
）は“０′に１にシ、タイミング信！ （１０２）ｔ８
．〜ｔｓ、の間にラッチ４１のデータ入力端子に加えら
れた信号（１０３）の状態を保持し、次のタイ漬ンダｔ
６．〜”ｓｅ ｔで出力を変化させ１に一〇中間ラッ
チ４２社、時刻ｔ、。に・おいて、タイミング信号（１
０２）が１になるので、データ入力端子〕に印加された
信号（１０４）を取シ込む。中間ラッチ番２の出力（１
０５）社、中間ラッチ４２の両有伝送時ｌｌ１１ｅけ連
れて時刻ｔ１１．に“１″となる。
信号（１０３）は、第３＠（２）に示すように、時刻上
〇。で”１″になシ、時刻ｔ、。まで“ｌ“を保ち、時
刻ｔｓ０以降は“０″になる・ この信号（１０３）−
諦 け、時刻”１０において１になるタイミングαｏ１）に
同期してラッチ４１に取シ込まれる。 ラッチ４１の出
力（１０４）は、ラッチ４１の固有伝送時間だけ連れて
時ｉｔ、□に ｌ が現われる。時；１ｌｌｌｔ、、で
は、中間チッチ４２に入力されるタイミング（１０２）
−が“０”となるため、ラッチ４２社非動作状態つまり
データ入力を受は付けＸ＆−状態にな泗、中間ラッチ−
４２の出力（１０５）は時＊１．、で社蛮化し’Ｉｋ
Ｖ” ｅ時ｍｔ、。にお−て、タイミング信号（１０１
）は“０′に１にシ、タイミング信！ （１０２）ｔ８
．〜ｔｓ、の間にラッチ４１のデータ入力端子に加えら
れた信号（１０３）の状態を保持し、次のタイ漬ンダｔ
６．〜”ｓｅ ｔで出力を変化させ１に一〇中間ラッ
チ４２社、時刻ｔ、。に・おいて、タイミング信号（１
０２）が１になるので、データ入力端子〕に印加された
信号（１０４）を取シ込む。中間ラッチ番２の出力（１
０５）社、中間ラッチ４２の両有伝送時ｌｌ１１ｅけ連
れて時刻ｔ１１．に“１″となる。
時ｍｔ、１で鯰、ラッチ４３のタイミング信号１０′に
なっているため、この時点ではデータ入力端子〕に印加
された信号（１０５）を取シ込むことはできず１チツチ
４８の出力（１０６）は変化しない。
なっているため、この時点ではデータ入力端子〕に印加
された信号（１０５）を取シ込むことはできず１チツチ
４８の出力（１０６）は変化しない。
時＄１ ”８．ｐ １４＠ では、信号の状態変化が
な−ので、条チッチ４１，４２．４５Ｓともに変化しな
い。時刻ｔ５．にお−て、入力信号（１０３）が“１″
から“０″に変化するが、ツッ−！４１のタイミング信
号が“０″のため、ラッチ４１の状ｍは変化しない。時
＊１．。
な−ので、条チッチ４１，４２．４５Ｓともに変化しな
い。時刻ｔ５．にお−て、入力信号（１０３）が“１″
から“０″に変化するが、ツッ−！４１のタイミング信
号が“０″のため、ラッチ４１の状ｍは変化しない。時
＊１．。
にお−て、タイミング信号（１０１）、（１０２）が各
々、０かも １．１ から ０に変化するので、ラッチ
４１と４３の状態が変り、各ラッチ４１゜４３の固有伝
送時間だ妙遅れた時刻ｔ６□に、ラッチ４１の出力（１
０４）はｌ から ０に、チッチ４３の出力（１０６）
は ０かも １に変化する。
々、０かも １．１ から ０に変化するので、ラッチ
４１と４３の状態が変り、各ラッチ４１゜４３の固有伝
送時間だ妙遅れた時刻ｔ６□に、ラッチ４１の出力（１
０４）はｌ から ０に、チッチ４３の出力（１０６）
は ０かも １に変化する。
時刻ｔ６゜において、中間ラッチ４２のタイミング信号
（１０２）が１ から ０になるので、時刻ｔ６゜〜ｔ
、。の間、ラッチ４２の、状ｍは変化せず、前の状１１
が・保持される・ 時ｍｔ、。にお−て、りａＩＩＩＩ
ｓＩｍ イミング信号（１０２）が０から １ に変化すると、
中間ラッチ４２はデータ入力端子りに印加された信号（
１０４）の状態を取り入れ ０に変化するが、ラッチ４
２の出力（１０５）は前述のようにラッチ４２の固有伝
送時ｒｔ’け遅れて時；＊１．、にお−て ０に変化す
る。
（１０２）が１ から ０になるので、時刻ｔ６゜〜ｔ
、。の間、ラッチ４２の、状ｍは変化せず、前の状１１
が・保持される・ 時ｍｔ、。にお−て、りａＩＩＩＩ
ｓＩｍ イミング信号（１０２）が０から １ に変化すると、
中間ラッチ４２はデータ入力端子りに印加された信号（
１０４）の状態を取り入れ ０に変化するが、ラッチ４
２の出力（１０５）は前述のようにラッチ４２の固有伝
送時ｒｔ’け遅れて時；＊１．、にお−て ０に変化す
る。
このようにして、入力端子６１に与えられた信号（１０
３）は、ｌタイミング後に出力端子５３に現われ、所望
の動作を行うことになる・ なお、入力端子５２に与え
られたタイミング信号（ＴＯ）のパルス幅が変化しても
、タイミング信号（１０１）と（１０２） け相補の
関係にあるため、雷にタイミングの状態変化が同時に行
われることになり、タイミング信号のパルス観に依存し
な一安定した動作が確保で自る・ 盲らに、半導体チッ
プ上でタイミング（１０１）、（１０２）を生成するた
め、タイＩ ンｒ （１０１） ト（１０２）閏のタイ
ミング・スキューはきわめて小さく、無視できる程度に
することができ、安ｊｉ！した動作が保証される。
３）は、ｌタイミング後に出力端子５３に現われ、所望
の動作を行うことになる・ なお、入力端子５２に与え
られたタイミング信号（ＴＯ）のパルス幅が変化しても
、タイミング信号（１０１）と（１０２） け相補の
関係にあるため、雷にタイミングの状態変化が同時に行
われることになり、タイミング信号のパルス観に依存し
な一安定した動作が確保で自る・ 盲らに、半導体チッ
プ上でタイミング（１０１）、（１０２）を生成するた
め、タイＩ ンｒ （１０１） ト（１０２）閏のタイ
ミング・スキューはきわめて小さく、無視できる程度に
することができ、安ｊｉ！した動作が保証される。
第３ｍｍ（−で社、説明を筒単にするため、第１のチッ
チ４１と中間ラッチ４２間、および中間ラッチ４２と第
３のラッチ４３間の論理ゲートを省略して−るが、各チ
ッチ４１ 、４２ 、養３の間に論理ゲートを挿入する
ことは勿論可能である・論理ゲートを挿入した場合に、
中間ラッチ４２と同じ動作をする他の中間ラッチ群の数
が最少になるような位置にその中間ラッチを設置するこ
とが必要であるが〜これは従来よ）知られている方法に
よ）簡単に実現できる。
チ４１と中間ラッチ４２間、および中間ラッチ４２と第
３のラッチ４３間の論理ゲートを省略して−るが、各チ
ッチ４１ 、４２ 、養３の間に論理ゲートを挿入する
ことは勿論可能である・論理ゲートを挿入した場合に、
中間ラッチ４２と同じ動作をする他の中間ラッチ群の数
が最少になるような位置にその中間ラッチを設置するこ
とが必要であるが〜これは従来よ）知られている方法に
よ）簡単に実現できる。
以上説明したように、本発明によれば１同相転送ラッチ
間に中間ラッチを設置し、その中間ラッチに同相転送ラ
ッチに供給するタイミング信号と相補の関係にあるタイ
ミング信号を供給するので、ラッチ間の最小伝送時間を
考慮せずに半導体チップ上で同相転送論理を組むことが
でき、かつチッチ群に供給されるタイミング信号のパル
ス幅が変化しても安定して同相転送を行うことができる
。
間に中間ラッチを設置し、その中間ラッチに同相転送ラ
ッチに供給するタイミング信号と相補の関係にあるタイ
ミング信号を供給するので、ラッチ間の最小伝送時間を
考慮せずに半導体チップ上で同相転送論理を組むことが
でき、かつチッチ群に供給されるタイミング信号のパル
ス幅が変化しても安定して同相転送を行うことができる
。
第１図轄従来の多相転送による信号伝送方式を示す論理
回路図およびそのタイム、チャート、第２図は従来の同
相転送による信号伝送方式の論理回路図およびそのタイ
ム、チャート、第３図は本１．２，３，２１，２２，４
１，４２，４３！ラツチ、３４．４４＝増幅器、１０１
，１０２，２０１，２０２：タイミング信号、１０〜１
５．３１〜３３ ：論理ゲート。 第１図 （ａ） 第２図 ムＴ （２０５’ ） 第３図 （ａ）
回路図およびそのタイム、チャート、第２図は従来の同
相転送による信号伝送方式の論理回路図およびそのタイ
ム、チャート、第３図は本１．２，３，２１，２２，４
１，４２，４３！ラツチ、３４．４４＝増幅器、１０１
，１０２，２０１，２０２：タイミング信号、１０〜１
５．３１〜３３ ：論理ゲート。 第１図 （ａ） 第２図 ムＴ （２０５’ ） 第３図 （ａ）
Claims (1)
- 【特許請求の範囲】 ■論理演算素子群を間に介して、ある−社介することな
く、論理信号等を一時記憶する＄１１．第２および第３
のラッチ群をシリアルに接続し、上記第１と第３のラッ
チ群に同一タイミングを供給するとともに、上記第２の
テ、ツチ評には上記タイミングと相補の関係にあるタイ
ミングを供給して、上記第１と第３のラッチ群間で同相
転送を行うことを特徴とする半導体集積回路の信号伝送
方式。 ■前記第１．第２および第３のラッチ群は、これらを１
組として多段に接続されることを特徴とする特許請求の
範囲第１項記載の半導体集積回路の信号伝送方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56179930A JPS5883394A (ja) | 1981-11-09 | 1981-11-09 | 半導体集積回路の信号伝送方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56179930A JPS5883394A (ja) | 1981-11-09 | 1981-11-09 | 半導体集積回路の信号伝送方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5883394A true JPS5883394A (ja) | 1983-05-19 |
| JPS6235197B2 JPS6235197B2 (ja) | 1987-07-31 |
Family
ID=16074409
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56179930A Granted JPS5883394A (ja) | 1981-11-09 | 1981-11-09 | 半導体集積回路の信号伝送方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5883394A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3700251A1 (de) * | 1986-01-07 | 1987-07-09 | Hitachi Ltd | Verfahren und vorrichtung zur diagnose logischer schaltungen |
| JPS6397009A (ja) * | 1986-10-13 | 1988-04-27 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| JPS63234631A (ja) * | 1987-03-23 | 1988-09-29 | Nec Corp | アナログ−デジタル変換器 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55163691A (en) * | 1979-06-05 | 1980-12-19 | Sony Corp | Shift register |
-
1981
- 1981-11-09 JP JP56179930A patent/JPS5883394A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55163691A (en) * | 1979-06-05 | 1980-12-19 | Sony Corp | Shift register |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3700251A1 (de) * | 1986-01-07 | 1987-07-09 | Hitachi Ltd | Verfahren und vorrichtung zur diagnose logischer schaltungen |
| JPS6397009A (ja) * | 1986-10-13 | 1988-04-27 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| JPS63234631A (ja) * | 1987-03-23 | 1988-09-29 | Nec Corp | アナログ−デジタル変換器 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6235197B2 (ja) | 1987-07-31 |
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