JPS5883396A - デ−タ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 不発＠拡、データ処理装置に関するものて６る。

今やマイク冒プロセッサを使用するシステム紘、社食の
中でも主ｌ！な位置を占めるに至りている。

このため、それに対応してメモリ容量も拡大の一途をた
ど〕、ついに最近では主記憶装置にも超１８Ｉが使われ
始めているのが現状である。

しかし、マイク−プロセッサを使用したシステムに、超
Ｌ８Ｉを用りることに対して、超ＬＳＩＤ４ムＭのソフ
トエラーによる誤動作が、特に重要ナシステムの場合、
心配されるものである。

この履由ｒｉ、従来０１マイクロプロセッサ（以下、Ｃ
ＰＵと略す）を用いるシステムでは、ＣＰＵｋパリティ
ピットがなく、 ■　主記憶装置くもパリティピットがない。

■　主記憶装置のみパリティビットがある。

というのが普通であった。

ζこで、もし■Ｏようなシステムがエラーを生じた場合
には、初期のマイコンシステムでよく発生したプ田グラ
ムの暴走が生じ、■のようなシステムがエラーを生じ九
場合には、システムが停止するもＯ′ｃありた。

つまシ、パリティピットがなく暴走するのは問庫外とし
てもパリティピットを付けることによシ、データ拡保障
されるが％ＷＡ夛ビットの訂正までしてくれないのでこ
のことくよるシステムの停止紘避けることができないの
が現状である。

しかし、重要なシステムでは動作が停止すること自体致
命的欠点となるものがある０例えば、航空関係、医療関
係などがこれに相当し、このためＣＰＵを用いたシステ
ムが有効と判っていながらも、採用を断念する事が多か
った。

又、どうしてもＣＰＵを用いたシステムを使用する場合
、ＥＣＣなどを用いれば有効であるが、８ビット程度の
規模のシステムで紘Ｅｃｃ　ＩＣＣ自体２格格高いので
全体としてコストが上昇するものであった。

以上説明したように％ＣＰＵを用いたシステムが有する
、エラ一時の動作停止に対する有効表対策が待たれてい
る。

不発明線、上記事情に基づきなされたもので、データの
ｖ４シ検出装置、異体的には、高い故障率を占めるＤ−
凡ＡＭによる主記憶回路を多重化し、他Ｏ記憶回路に切
替え、正しいデータを得るデータ処理装置を提供するこ
とが目的である。

次に、図面を参照して本発明の一実施例を詳述する。

ＩＥＩ紘、本発明の一実施例を示すプｐツク図であり、
ＣＰＵ１．パリティ信号発生回路２、第１記憶關路３、
第２記憶鴎路４、第３記憶園路５、セレクタ６、パリテ
ィチェッカ７、コントロール回路８からなる。

ＣＰＵｌａ％　８ビツトのもので、記憶素子の読み出し
、書龜込み制御などを行なうものである。

パリティ信号発生回路２は各記憶回路に接続されていて
、例えば同業者は周知のようにＴＩ社の８Ｎ７４Ｌ８１
８０などで６って、データの誤りを検出させるためのパ
リティ信号を発生するものである。

第１記憶鴎路３、第２記憶回路４　ｓ　＠　ａ記憶回ｊ
ｓ５は、台々同じデータを保持すゐもので、単−又は１
黴のＤ−几ム麗で構成されている。′、セレクタ６は例
えは、ＴＩ社の８Ｎ７４Ｌ８１５３などであル、各記憶
（９）路及びデータバス１０２に接続されて、コントロ
ール囲路８０制御により【、各記憶回路の同一アドレス
の出方データのうちから１、一つだけを選択するもので
ある。

パリティチェッカ７は例えｄ％ＴＩ社の８Ｎ７４Ｌ８１
８０などであって、データバス１ｏ２、セレクタ６、コ
ントロール回路８に接続されて、各部信号によりパリテ
ィ出力をコントロール回路８に送るものである。

コントロール回路８は３進のカウンタ２００からなり、
ＣＰＵ１のウェイト端子、セレクタ６、パリティチェッ
カ７、切替え指示ＩＩ　１０６に接続されていて、各部
を制御するｔのである。

以上が本発明の一実施例の構成である。

次に、図面を参照して動作の説明をする。

まず、メモリへデータを書き込む場合は、従来と同様に
、アドレスバス１０１によシ、Ｊ１１記憶―路３、第２
記憶回路４、第３記憶回路５の各々の特定誉地が指定さ
れる。

そして、書龜込みデータは、データバス１０２　ＫＣＰ
Ｕｌからデータをして出力され、パリティ信号発生回路
２のパリティ信号と共に、第１記憶闘ｌＩ３．１１１１
２記憶−路４、第３記憶回路５の各々に入力される。

更に、ＣＰＵＩの制御によって、各記憶回路は書き込み
に動作指定され、書き込み指示にょｐ１同一のデータを
書き込まれる。

次に、メモリからのデータの読み出し時の動作を考えて
みると、 １　データに＊６が検出されない場合 ■　例えば、パワーオンブーストなどによる電源投入時
のシステム初期化と同時に、データ選択切替指示線４１
２によシ、コン）ａ−ル回路８内０３進カクンタ２００
をリセットする。

第３図に％示されるように、カウンタ２００の出力は、
１０６−１及び１０６−０であるが、これらがｒＯＪ　
、　ｒＯＪとなる。

■　カウンタ２００の出力、１０６−１及び１０６−０
は、セレクタ６０令１０６−１　．１０６−０端子に共
通に加えられている０例えは、ｌＫ［ｉＫも示されるが
、Ｏビット＠についてみると、５ＬＩＫ１０６−１が、
そして５ＬｏＫｘ６ｓ−〇が、そしてデータ出力ＯＹが
１０２に和尚しテイルコとから、１０６−１−）ｒＯＪ
　、１０６−０◆「０」では１０２は読み出しデータｌ
ｉ　１０８を選択する。

結果として、セレクタ６の出力は、１０Ｂ−０，１０８
−１，１０８−２，１０８−３，１０８−４゜１０８−
５，１０８−６．１０８−７，１０８−Ｐ（パリティ）
。

つｔシ第１記憶回路３Ｃ）８ビツトのデータとパリティ
ビットを選択することになる。

■　ＣＰＵ１は、動作指定＊　１１１を読み出しモード
にすることによりて、メモリ０読み出しを指令する。

■　ＣＰＵＩは、メモリにアドレスバス１０１を介して
アドレスを指定するり ■　メモリは、データ読み出しモードで、しかもアドレ
スが与えられているので、指定されたデータを読み出す
が、記憶回路が３ａ路分３個のデータが出力される。

■　セレクタｅ　Ｋａ、各記憶回路のメモリから各々出
力データが印加されるが、このうちデータバス１０！　
Ｋ出力されるのは、■で指定された、第１記憶回路３の
読み出し信号線１０８０データのみである。

■　この８ビツトのデータ及び゛パリティピット社、パ
リティチェッカ７に加えられ５例えば、このチェッｐが
偶数パリティ検出状態にあるならば、　ｒｌＪ０１１１
１和が偶数になっているか否か、そして奇数パリティ検
出状態にあるならと、同じ＜「１」の総和が奇数になっ
ているか否かを検出する。

■　このデータが、パリティチェッカ７に設定された条
件と合っている場合拡、これをＣＰＵ１拡、正しいデー
タとして取シ込み、順次データを電層していく。

２　データＫＩＲｊ）が検出された場合■　Ｌの■〜■
まで紘同様である。

、■　読み出されたデータに誤シが検出されると、パリ
ティチェッカ７杜、パリティ出力１０５を出す。

■　パリティ出力１０５は、ＣＰＵＩのウェイト端子と
カウンタ２００の入力に接続されているので、まず、Ｃ
ＰＵＩを９エイト状態にする。

■　カウンタ２００に加えられたパリティ信号１０５は
、カウントを更新させる。つまり、出力１０６−１を「
０」に、１０６−０を「１」にする。

■　１の■と同様に、１０６−１と１０６−０は、セレ
クタ６０入力を選択するものであるから、１０６−１◆
ｒＯＪ　、１０６−０会「１」では、ＷＲみ出し信号＠
　１０９が選択される。これは、第２記憶回路４の出力
である。

■　この時、ＣＰＵＩは、ウェイト状態であるので、ｃ
ｐｔｙｉが与えるアドレスの内容は不変である。又、読
み出し動作指定も同様である。

■　第２．記憶回路４内のメモリからは、第１記憶回路
３に対して指定されたものと同じアドレスによってデー
タが読み出される。

■　このデータは、パリティチェッカ７に加えられ、パ
リティチェッカ７に設定された条件を満九すものであれ
ば、パリティ出力１０５は出ないので、ＣＰＵＩのウェ
イト端子にも信号は加わらず、ＣＰＵＩのウェイト状態
拡解除される。又、カウンタ２００の更新も行なわれな
い。

■　このデータは、ＣＰＵＩに堆り込まれ、順次データ
が処理される。

＆　再びデータに１Ｒｊ）が検出された場合第２記憶回
路４からのデータにも誤シが検出されると、同様にして
、コントロール回路８はセレクタ６に第３記憶園路５を
選択するように指示を与え、実行を継続する。

な＞、記憶囲路Ｏ切替瓢序は任意である。

以上が本発明の実施例の動作である・ 次に、零発＠による効果として、 ■　同一〇データが書書込まれた３つのメモリの同一の
アドレスに、同時にエラーが発生すると、とけまず考え
られないことから、記憶回路から読み出されたデータに
誤）を検出した場合、記憶回路を切替えることＫよハ正
常なデータが直ちに得られるので、誤り処１１Ｋｌｌ！
する時間のロスが大幅に減少する。

■　恒久的な障害（例えば、メモリセルの部分的欠損な
ど）Ｋよる記憶回路のデータ１１６をＪＩ夾に回復でき
る。

■　Ｄ−ＲＡＭソ７トエ２−等の間欠故障にもデータ誤
ルを確実に回復できる。

■　以上のことよシ５、システムの停止を回避すること
ができる。

なお、本実施例では、書き込み／ｌ！み出し可能なラン
ダムアクセスメモリを想定して説明を加えたが、読み出
し専用メ４りの場合（例えば、　ＢＰ−ＲＯＭＫ於ける
電源投入時のサージによる異常電圧によるビット落ちは
同業者にはよく知られている）ｋも、有効であることは
言うまでもない。

以上のように、本発明は、データエラーに対しがパリテ
ィビットを設けて、単にエラーを検出するだけにとどま
らず、主メモリを複数設け、エラ一時には、これらを切
替えて正しいデータを得るもので、みかけ上の自動訂正
機能を有することを特徴とするものである。

【図面の簡単な説明】

第１図線、本発明の一実施例を示すブロック図、８２図
は、コントロール回路の詳細を示す図、第３図は、セレ
クタの詳細を示す図。 １・・・ＣＰＵ　　　　　２・・・パリティ信号発生回
路３・・・第１記憶回路　　　４・・・第２記憶回路５
・・・第３記憶回路　　　６・・・セレクタ７・・・パ
リティチェッカ　８・・・コントロールＢＮ１０１・・
・アドレスバス　　１０２・・・データバス１０３・・
・パリティ入力信号　１０４・・・パリティ信号１０５
・・・パリティ出力　　　１０６・・・データ選択線１
０８・・・第１記憶回路出力データ線１０９・・・第２
記憶回路出力データ線１１０・・・第３記憶回路出力デ
ータ線１１１・・・動作指定線　１１２・・・データ選
択切替指示線代理人弁理士　則　近　憲　佑（ほか１名
）第１図 第２図

Claims (1)

1. 【特許請求の範囲】 μ（マイクロ）プロセッサと、 該μプロセッサから発せられるデータの書込み指令に基
   づいて、ａｎ検出符号が付加された同一データが書き込
   まれる複数の主メモリと、該主メモリよル１個を、前記
   μプ■セッサからの読出し指令に基づき選択し、このメ
   モリよりデータを読出す読出し回路と、 該読出し回路が選択した主メモリ、から得られるデータ
   のＷＡ）を検出する回路と、 該回路が誤少を検出すると、前記μプロセッサをウェイ
   ト状態にすると共に、前記読出し回路に前記主メモリの
   選択切換え指示を行う制御回路とから成ることを特徴と
   するデータ処理装置。