JPS5866102A - シ−ケンス制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明はシーケンス制御装置において、特ニメモリの冗
長化を図る°ことにより、メモリの部分的なデータ破壊
による機卵停止を防止するようｌこしたシーケンス制御
装置に関するものである。

従来シーケンス制御装置において、メモリの冗長化を図
るには冗長ビットを付加してこれによる誤りビットの訂
正を行なうという、所謂ＥＣＣ符号法が用いられている
。しかしこの方法においては単一ビットの誤りに対して
は完全に訂正できるが、雷サージ轡の大きな外来ノイズ
による多重誤りあるいはブロックの誤りに対しては訂正
不可能である。

またシステムによってはバルクメモリにバックアップし
ておき、不良が生じたら再度ローディングして修復する
手段をとっていることもあるが、このような手段の場合
には機能停止時間が長くなり、制御の連続性が保たれな
いという欠点がある。

一般にシーケンス制御装置はメモリとしてプログラムを
格納するＲＯＭの部分と演算の結果やデータの一時的な
保存のためのＲＡＭの部分がある。このシーケンス制御
装置においてシーケンス制御を行なうにはメモリ保饅の
ため固定部分のデータに対してはＲＯＭに入れることが
できるが、変動部分のデータについてはどうしてもＲＡ
Ｍに入れなくてはならない。特にシーケンス制御装置が
単一のプロセサでなく、多数のプロセサより成るマルチ
プロセサあるいは分散１１１制御系においては故一部分
の切離し、系の再構成など動的に変動する系の場合制御
パラメータを記憶するＲＡＭが必須であり、いかに信頼
性が要求されようともＲＡＭのデータをＲＯＭに入れる
ことはできない。

本発明は上記のような事情に鑑みてなされたもので、そ
の目的は書き込み読み出し可能なメモリを２重化してメ
モリの冗長化を図ることにより、メモリのデータ破壊に
よる制御機能の停止や制御の不連続を防止することがで
きるとともにメモリのデータ破壊部分に対しては容易に
修復ができるシーケンス制御装置を提供しようとするも
のである。

本発明では上記目的を達成するため、メモリを２重化す
るとともにそのメモリに記憶されているデータの異常の
有無を検出する検出手段と１この検出手段ζζより一方
のメモリのデータ異常が検出されると他方のメモリのデ
ータが出力されるようζこ切替える切替手段と、前記検
出手段により一方のメモリのデータ異常が検出されると
他方のメモリのデータを用いて再書き込みする手段とを
設けて一方のメモリにデー２＠りがある時には他方のメ
モリのデータによりシーケンス制御を可能にするもので
ある。

以下本発明の一実施例を図面を参照して説明する。紀１
図において、Ｊ及び２は各々書き込み読み出し可能なメ
モリであり、ここでは説明の都合上２５６　語Ｘ　９ビ
ツトとしである。Ｓ及び４は各々９ビツト入力のパ、リ
テイチェツカで、これらパリティチェッカ３，４は８個
の２人力排他的論理和にて構成される既知の回路である
。

５はＲ８形のフリップフロップ、６及び１は各々８ビツ
トのイネーブル付３ステートバツフア、８は２人力のオ
アゲートである。才た％’　１０はメモＩＪ　１及びＸ
にアドレス信号を入力するためのアドレス線、１，１は
メモリ１及びＸに対して書き込み信号を与える蓄き込み
信号線、１２はメモリ１及び２Ｉこデータを入力するデ
ータ線である。１３はメモリ１から出力されるデータを
パリティチェッカ４及びステートバッファ８に入力する
ためのメモリ出力４ＬＪ４は同じくメモリ２から出力さ
れるデータをパリティチェッカ３及びステートバッファ
７に入力するためのメモリ出力線である。さらに１５は
パリティチェッカ４で検出された誤り信号をＲ８形フリ
ップフロデブ５にセット信号として辱えるための誤り出
力線、１６は同じくパリティチェッカ３で検出された誤
り信号を７リツプ７０ツブ５にセット信号として与える
ための誤り出力線、ｚｌはフリップ７０ツブ５のパリテ
ィチェッカ４の誤り信号によるセット出力をステートバ
ッファ７に入力するための出力ＩＭ１、ｉｇはフリップ
フロップ５のパリティチェッカ３の誤り信号によるセッ
ト出力をステートバッファ６に与えるための出力線、１
９はステードパ°シフアロ、１からのデータを出力する
データ出方線、２０はオアゲート８のオア条件によりｍ
らゎた信号をＣＰＵに割込み信号として与えるための割
込み線である。なお、図中２本の斜紗を付した線で、ア
ドレス＃１０１データ出カ線１９が８本の線、またデー
タ＃１２、メモリ出力＠１．１．１４が９本の線の集蓄
表示である。

次に上記構成の作用について述べる。今、メモリ１，２
にデータを書込むには、８本めアドレス＠　１０と９本
のデータ線１２に必要な信号をのせて書込み信号線１１
をオンすることにより行なわれる。この場合福岡−のメ
モリＪ、Ｚを並置しているため、これとには同じ内容の
書込みが行なわれる。また、メモリ１，１に書込まれた
データを読み出すには、８本のアドレス線ｌＯの何れか
を指定することにより各々９本のメモリ出力線ＪＪ、　
１４にデータが出力される。

メモリ出力線１３に出力されたデータはパリティチェッ
カ４へ、メモリ出力線１４に出力されたデータはパリテ
ィチェッカ３へ送られ、パリティに異常があると誤り出
力＠Ｉｓまたは１６に誤り信号が出力される。誤り出力
線Ｊｓｉたは１−に出力された信号はＲ８形フリップフ
ロ゛シブ５に入力され、メモリ１の出力が不良であれば
出力線１１がオン、またメモリＸの出力が不良であれば
出力線１８がオンするように誤り出力線１ｉｇたは１６
によってセットされる。

出力線１１．ＩＩＩは各々３ステートバツフア７゜６に
・イネーブル信号を入力し、メモリ出力線のうち、パリ
ティピットを除いた残り８本をデータ出力線１９として
データを送り出すようになっている。このよう番こして
データ出力線１りはメモリ出力線１３．１４のうち一パ
リティエラーの生じなかった方の出力を出すことになる
。パリティエラーの生じたメモリの修復を行なう場合に
は、誤り出力線Ｉｓ、１６を２人カオアゲート８にてオ
ア条件をとり、得られた信号をＣＰＵの割込み線２０に
て割込みをかけ、ＣＰＵよりデータ出力線Ｊ９に得られ
たデータを再度メモリに書込んでもらえば誤りの生じた
メモリの修復を可能とすることができる。

な２、以上の説明でメモリの入力のパリティジェネレー
タを省略したが、これは２人力排他的論理和回路７個に
より構成で青る公知の回路である。

第２図は本発明の他の実施例を示すものである。本実施
例では単一のメモリを採用し、このメモリをアドレスの
切替番こて常時使用するエリアと切替時使用するエリア
に分け、アドレスの切替にはベースレジスタスタを採用
する点が第１図の実施例と異なり、またメモリが同時に
こわれて修復できない場合に備えてデータの総括制御部
よりの再送を要求で會るようにしである。

第２図において、２１は総括制御部、２２は演算制御部
、２１は総括制御部ｚ１に対する演算制御部２２のイン
タフェース、２４はペースレジスタ、２ｓはアドレスレ
ジスタ、２６はｔｓｌｌリテイジエネレータ・チェッカ
ー、１１は加算回路、ｚ８はメモリである。

上記総括制御部２１は、演算制御部、メモ′り部等を誉
む一式の計算機であり、以下に述べる個別の制御部の状
態を監視しながら、個々の制御部へ制御パラメータを送
る機能を有している。

１つの総括制御部がこのように他の多数の制御部を監視
制御する形態はループ状ネットワーク等でその実現方法
が公知なので、ここではその説明を省略する。才、た同
様にこのような制御部間の接続バス２９およびインタフ
ェースｚ３も種々のものがあるが、いずれも実現方法が
公知なので、ここではその説明を省略する。

上記演算制御部２２は動作開始時に総括制御部、２ノよ
り接続バス２９および内部ノイス３０を経て制御パラメ
ータを得るもので、８本のデータラインＪ’Ｊと３本の
コントロールライン３ｚを制御することによって制御パ
７ラメーダをメモリ２８に書込めるよう６Ｃシである。

この場合メモリ２８にはそのエリア内に先頭番地をＡ、
Ｂとする２つのエリアが□設けられており、データ畏を
Ｎとすると第３図に示すように、Ａ番地よりＡ＋Ｎ−１
番地までと、Ｂ番地よりＢ＋Ｎ−１番地までの間番こ各
番地に対応させて同じ制御パラメータが書込めるように
なっている。

なお、コントロールライン３２は選択、書込み、読出し
の３本より成るが−、レジスタ、メモリの制御にこの３
本のラインを使用することは公知なので、ここではその
説明を省略する０次−こ上記構成の作用について述べる
。今、アドレスレジスタ２５に零をセットし、ベースレ
ジスタ２４にＡをセットする。この値が各々の出力線３
４と３１に零とＡとして得られ、これらが加算回路ＺＸ
こて加算され、メモリアドレス入力線３５にＡ番地がセ
ットされる。この状態で演算制御部２ｚは双方向のデー
タライン３１に総括制御部ｚ１より受は取った最初のパ
ラメータをセットすると、パリティジェネレータ・チェ
ッカ２６がパリティライン３１にパリティを生成し、そ
の後演算制御部２ｚよりの書込み信号がコントロールラ
イン３２に出てメモリ２８は制御パラメータを配憶する
。次にペースレジスタｚ４の値をＢに変えて前述同様に
メモリ２８のＢ番地に同じデータをＩＦき込む。このよ
うにして制御パラメータがＡ番地とＢ番地ｌこ記憶され
る。同様にして制御パラメータが総括制御部ｚ１より接
続バス２９、内部バス３０を経て制御パラメータが送ら
れる毎ｌこアドレスレジスタｚ５を１つずつ増やしなが
らメモリ２８に記憶動作を繰り返すとメモｌ　ｚ　ｓの
Ａ番地よりＡ十Ｎ−１番地までおよびＢ番地よりＢ＋Ｎ
−１番地までの間に制御パラメータＰ１よりＰＮまでが
同じように書込まれる。第３図はこのような様子を示す
ものである。ところで、演算制御部２２がペースレジス
タ２４をＡ番地またはＢ番地で固定して演算制御を実行
中Ｃごメモリ２８をコントロールライン３２、メモリア
ドレス太刀＠ＳＳφこて選択、読取りを行なっている時
、パリティエラーが生じると、データライン３１、パリ
ティライン３１の入力によりパリティジェネレータ・チ
ェッカー２５は割込み線３６に信号を出し、演算制御部
２２へ割込みをかける。

演算制御部２２はこの割込みによりパリティエラーが生
じたことを知り、ペースレジスタ２４をＡ番地よりＢ番
地またはＢ番地よりＡ番地に切替え連続的に制御を実行
する。この場合、切替えに要する時間は制御の速＃′番
ご比べて十分小さぐ連続性に問題を与えることはない。

才た、演算制御部２２はメモリ２８のパリティエラーの
乍じた部分（例えばＡ＋ｍ番地）をエラーの生じていな
い部分（例えばＢ　＋　ｍ番地）を読み出した結果によ
りコントロール、ライン３２、メモリアドレス入力線３
５を用い正しくＶＳ直してやることができる。さらにこ
の例のよう薔こ総括制御部２１があるような場合はメモ
ＩＪ　ｚ　ｔの　　−両エリアが同時にエラーを起した
としてもインタフェース１４を舒由して総括制御部１１
より修正用データを取ることも容易である。

以上８述べたように本発明に゛よれば、読み出し書き込
み可能なメモリを２重化するとともにそのメモリに記憶
されているデータの異常の有無を検出する検出手段と、
この検出手段により一方のメモリのデータ異常が検出さ
れると他方のメモリのデータが出力されるように切替え
る切替手段とを設けて一方のメモリにデータ誤りがある
時には他方のメモリのデータによりシーケンス制御を可
能にしたのでζメモリのデータ破壊による制御機能の停
止や制御の不連続性を防止、することができ、才た一方
のメモリのデータ異常に対しては他方のメモリのデータ
を用いて再書き込みすることに゛より容易にメモリのデ
ータ破壊を修復できるので、異常のないメモリを保持し
ているのと同様な効果が得られるシーケンス制御装置が
提供できる。

【図面の簡単な説明】

第１図は本発明の一実施伊１を示すブロック回路図、第
２図は本発明の他の実施例を示すブロック月略図、第３
図は第２図に示すメモリ内のデータの′配列構成を説明
するための図である。 １．２・・・メモリ、３，４・・・パリティチェッカ、
５・・・フリップ７０ツブ、６，７・・・３ステートバ
ツフア、８・・・オアゲート、２１・・・総括制御部、
２２・・・演算制御部、２３・・・インタフェース、２
４・・・ペースレジスタ、２５・・・アドレスレジスタ
、２６・・・パリティジェネレータ・チェッカ、２１・
・・加算回路、２８・・・メモＩ）。 出願人代理人　升珪士−鈴　江　武　彦ｌｌ　慕 １３１１ ノ

Claims (3)

【特許請求の範囲】
1. （１）データの書き込み、読み出し可能な２重化された
   メモリと、これらメモリに記憶されているデータの異常
   の有無を検出する検出手段と、この検出手段により一方
   のメモリのデータ異常が検出されると他方のメぞりのデ
   ータが出力されるように切替える切替手段と、紬記検出
   手段により一方のメモリのデータ異常が検出されると他
   方のメモリのデータを用いて一方のメモリにデータを再
   書き込みする手段とを備えて一方のメモリにデータ誤り
   がある時には他方のメモリのデータによりシーケンス制
   御を行なうことを！黴とするシーケンス制御装置。
2. （２）　　４１１許請求の範囲第（１）項に°記載のも
   のにおいて、メモリのデータ異常を検出する検出手段は
   メモリのデータ異常を知らせる検出割込回路を用いたも
   のであるシーケンス制御装置。
3. （３）　　特許請求の範囲第（１）項に記載のものにお
   いて、データの再書き込み手段は正常なメモリ出力を読
   み出し異常となったメモリのデータを修正する演算回路
   を用いたものであるシーケンス制御装置。