JPS5961186A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS5961186A JPS5961186A JP57172026A JP17202682A JPS5961186A JP S5961186 A JPS5961186 A JP S5961186A JP 57172026 A JP57172026 A JP 57172026A JP 17202682 A JP17202682 A JP 17202682A JP S5961186 A JPS5961186 A JP S5961186A
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- JP
- Japan
- Prior art keywords
- film
- conductive film
- mask
- semiconductor substrate
- window
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
Landscapes
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明は、電界効果トランジスタを小型化する際に適用
して有効な半導体装置の製造方法に関する。
して有効な半導体装置の製造方法に関する。
従来技術と問題点
従来、ＭＩＳ電界効果トランジスリスいはショア）キ・
ゲート型電界効果トランジスタ等を高速動作させたり高
集積化する為、それ等の微小化が図られてきた。
ゲート型電界効果トランジスタ等を高速動作させたり高
集積化する為、それ等の微小化が図られてきた。
てあった。そして、それに加えて各パターンをセルフ・
アラインメント方式で形成することで、より一層の微小
化を図る努力がなされてきた。
アラインメント方式で形成することで、より一層の微小
化を図る努力がなされてきた。
然し乍ら、従来、採用されてきたセルフ・アラインメン
ト方式には一長一短があり、電界効果半導体装置の製造
に於いては、ＭＩＳ構造のゲート電極とソース及びトレ
イン各領域とをセルフ・アラインメン１−させること以
外には実用化されていない現状である。
ト方式には一長一短があり、電界効果半導体装置の製造
に於いては、ＭＩＳ構造のゲート電極とソース及びトレ
イン各領域とをセルフ・アラインメン１−させること以
外には実用化されていない現状である。
発明の目的
本発明は、電界効果半導体装置の殆との部分を１！ルフ
・アラ・インメント的に製造できるようにすることで微
小化を可能とし、それに依り寄生容量及びノリース１１
（抗が低減され、且つ、超高速、低消費電力である電界
９．果半導体装置を提供し。辞テ′４るものである。
・アラ・インメント的に製造できるようにすることで微
小化を可能とし、それに依り寄生容量及びノリース１１
（抗が低減され、且つ、超高速、低消費電力である電界
９．果半導体装置を提供し。辞テ′４るものである。
発明の構成
本発明こは、半導体基板」―に絶縁１模と不純物がｉｎ
ｉ 濃度にドープされた帯状の第１の導７ｍ股と活性領
域形成予定部分に窓を有する第１の一７スクｌ均とを順
に形成し、次に、第１の導電膜を選択的に除去して前記
窓と同パターンの開１」を形成してからサイド・エツチ
ングを行ない第１のマスク膜の下に空所を形成し、次に
、第２のマスク膜を形成してから第１のマスク膜を除去
することに依りその上のｆｆ１２のマスク膜をリフト・
オフし、次に、残留した第２のマスク膜と第１の導電膜
との間の前記絶縁膜を除去して半導体基板の一部表面を
露出し、次に、第２のマスク膜を除去しｔから酸化可能
な材料からなる第２の導電膜を形成して第１の導電膜と
半導体基板との電気接続を行ない、次に、熱処理を行な
って第１の導電膜から半導体基板に不純物を拡散しソー
ス領域及びトレイン領域を形成するようにしている。
ｉ 濃度にドープされた帯状の第１の導７ｍ股と活性領
域形成予定部分に窓を有する第１の一７スクｌ均とを順
に形成し、次に、第１の導電膜を選択的に除去して前記
窓と同パターンの開１」を形成してからサイド・エツチ
ングを行ない第１のマスク膜の下に空所を形成し、次に
、第２のマスク膜を形成してから第１のマスク膜を除去
することに依りその上のｆｆ１２のマスク膜をリフト・
オフし、次に、残留した第２のマスク膜と第１の導電膜
との間の前記絶縁膜を除去して半導体基板の一部表面を
露出し、次に、第２のマスク膜を除去しｔから酸化可能
な材料からなる第２の導電膜を形成して第１の導電膜と
半導体基板との電気接続を行ない、次に、熱処理を行な
って第１の導電膜から半導体基板に不純物を拡散しソー
ス領域及びトレイン領域を形成するようにしている。
発明の実施例
第１図乃至第８図は本発明−実施例を解説する為の工程
要所に於＋）る半導体装置の要部９ノ断側面図であり、
以下、これ等の図を参照しつつ説明する。
要所に於＋）る半導体装置の要部９ノ断側面図であり、
以下、これ等の図を参照しつつ説明する。
第１図参照
■ 面指数（１００）の主面を持つｐ型シリコン半導体
括板ｌに化学気相１ｔＣ積法を適用し、厚さ例えば１０
００（人〕の窒化シリコン絶Ｉｒ５．膜２を形成する。
括板ｌに化学気相１ｔＣ積法を適用し、厚さ例えば１０
００（人〕の窒化シリコン絶Ｉｒ５．膜２を形成する。
尚、これは、厚さ例えば５００〔入〕の二酸化シリコン
絶縁膜と厚さ例えば１０００ （人〕の窒化シリコン絶
縁膜からなる多層絶縁膜であっても良い。
絶縁膜と厚さ例えば１０００ （人〕の窒化シリコン絶
縁膜からなる多層絶縁膜であっても良い。
■ 化学気相１（Ｆ積法を適用し、砒素を高濃度にトー
プした厚さ例えば４０００ （人〕の多結晶シリコン
１１染（第１の導電膜）３を形成する。
プした厚さ例えば４０００ （人〕の多結晶シリコン
１１染（第１の導電膜）３を形成する。
■ フォト・リソグラフィ技術に′ζ、多結晶ソリコン
膜３を所定間隔を維持した多数の・１１）状にパターニ
ングする。
膜３を所定間隔を維持した多数の・１１）状にパターニ
ングする。
■ フォト・リソグラフィ技術にて、窓５を有するフォ
ト・レシスｌ−１ｉ（第１のマスク膜）４を形成する。
ト・レシスｌ−１ｉ（第１のマスク膜）４を形成する。
第２図参照
■ フォト・レジスト膜４をマスクとして、リアクティ
ブ・スパッタ・エツチング法等の手段を適用し、多結晶
シリコン膜３を工・ノチングし−Ｃ前記窓５と類似形状
の開口を形成する。
ブ・スパッタ・エツチング法等の手段を適用し、多結晶
シリコン膜３を工・ノチングし−Ｃ前記窓５と類似形状
の開口を形成する。
（■ ツメ］・・レジスト膜４をマスクとして多結晶シ
リコン膜３のサイド・エツチングを行なう。この際に適
用するエツチング技術としては、ＣＦ４と０２の混合ガ
スをエッチャントとするプラスマエソチング法或いはウ
ェット・エツチング法等を採用して良い。
リコン膜３のサイド・エツチングを行なう。この際に適
用するエツチング技術としては、ＣＦ４と０２の混合ガ
スをエッチャントとするプラスマエソチング法或いはウ
ェット・エツチング法等を採用して良い。
これに依り、フォト・レジスト膜４１よ庇４Δが形成さ
れる。尚、記号６はサイト・エノグ〜ングに依り形成さ
れた空所を指示してＧ１て、この空所６の奥行は０．２
〔μｍ〕程度もあれＧよ良Ｇ１゜第３図参照 ■ スパッタ法或いは蒸着法を適用し、ｌｙさ（り１１
えば１０００ 〔人〕のアルミニウム−ＩＩＷ （第２
（７）マスク膜）７を形成する。このアルミニウムｌ
ｑ ７ Ｌ上空所６に対向して露出されている窒化ノリ
コンＳ色牟象膜２の部分には付着しない。
れる。尚、記号６はサイト・エノグ〜ングに依り形成さ
れた空所を指示してＧ１て、この空所６の奥行は０．２
〔μｍ〕程度もあれＧよ良Ｇ１゜第３図参照 ■ スパッタ法或いは蒸着法を適用し、ｌｙさ（り１１
えば１０００ 〔人〕のアルミニウム−ＩＩＷ （第２
（７）マスク膜）７を形成する。このアルミニウムｌ
ｑ ７ Ｌ上空所６に対向して露出されている窒化ノリ
コンＳ色牟象膜２の部分には付着しない。
第４図参照
■ フォト・レジスト膜４の剥離液中Ｇこ浸漬すること
に依りフォト・レジスト膜４を溶解除去１−ると同時に
その上のアルミニウム肱７をＩＪフｌ−・、４−フする
。
に依りフォト・レジスト膜４を溶解除去１−ると同時に
その上のアルミニウム肱７をＩＪフｌ−・、４−フする
。
■ 前記工程でパターニングされた７ルミニウム膜７を
マスクとして窒化シリコン絶縁膜２の工・ノチングを行
なう。この時の工・ノチング番こむよ、ＣＦ４１０２を
エッチャントとするりアクティブ゛・スノぐツク エツ
チング法を適用することができる。
マスクとして窒化シリコン絶縁膜２の工・ノチングを行
なう。この時の工・ノチング番こむよ、ＣＦ４１０２を
エッチャントとするりアクティブ゛・スノぐツク エツ
チング法を適用することができる。
これに依り、窒化シリコン絶縁膜２には、溝状の窓８及
び９が形成され、その窓８及び９内にはシリコン半導体
基板１の表面が露出する。
び９が形成され、その窓８及び９内にはシリコン半導体
基板１の表面が露出する。
第５図参１（（（
［相］ アルミニウム膜７を除去してから、化学気相堆
稍法にて、厚さ例えば３０００ （人〕程度の多結晶シ
リコン膜（第２の導電膜）１０を形成する。
稍法にて、厚さ例えば３０００ （人〕程度の多結晶シ
リコン膜（第２の導電膜）１０を形成する。
第６図参！！（１
■ エッヂヤントとじてＣＣＩ、或いはＣＦ、１０２カ
スを用いたりアクティブ・イオン・エツチング法にて、
窒化シリコン膜２の表面が露出“Ｊろまで多結晶ノリ：
ｌン股１ｏをエツチングする。ごのＪ、・）に：■−ソ
チングすると多結晶シリ：Ｉン３の平ｊ、１４な表面が
露出゛Ｊる。
スを用いたりアクティブ・イオン・エツチング法にて、
窒化シリコン膜２の表面が露出“Ｊろまで多結晶ノリ：
ｌン股１ｏをエツチングする。ごのＪ、・）に：■−ソ
チングすると多結晶シリ：Ｉン３の平ｊ、１４な表面が
露出゛Ｊる。
これに依り、多結晶シリコンＩＩＡ ｌ Ｏは窒化シリ
：Ｊン絶縁膜２に形成された溝状の窓８及び９の近（Ｘ
にのめ残留さ−ｌることができる。尚、残Ｗ、ｌ シた
多結晶シリコン欣を記９Ｉｌ及び１２て（ｈ示しである
・ 第７図参照 ＠ 熱酸化法にて多結晶シリコン膜３，１１．１２の表
面を酸化し、厚さ例えば２０００ （人〕程度の二酸化
シリコン絶縁膜１３を形成する。゛これと同時に多結晶
シリコン膜３がら半導体基板１に砒素が拡散され、ｎ＋
型領領域１５１６が形成される。このｎ＋型領領域１５
１６はソース領域及びトレイン領域となるものである。
：Ｊン絶縁膜２に形成された溝状の窓８及び９の近（Ｘ
にのめ残留さ−ｌることができる。尚、残Ｗ、ｌ シた
多結晶シリコン欣を記９Ｉｌ及び１２て（ｈ示しである
・ 第７図参照 ＠ 熱酸化法にて多結晶シリコン膜３，１１．１２の表
面を酸化し、厚さ例えば２０００ （人〕程度の二酸化
シリコン絶縁膜１３を形成する。゛これと同時に多結晶
シリコン膜３がら半導体基板１に砒素が拡散され、ｎ＋
型領領域１５１６が形成される。このｎ＋型領領域１５
１６はソース領域及びトレイン領域となるものである。
第８図参照
０７オト・リソグラフィ技術にて二酸化シリコン絶縁膜
１３をエツチングして電極コンタク１−窓Ｉ７及び１８
を形成する。
１３をエツチングして電極コンタク１−窓Ｉ７及び１８
を形成する。
■ スパッタ法或いは蒸着法を適用してアルミニウム膜
を形成し、これをパターニンクしてグー１−電極１９、
ソース電極２０、ドレイン電極２１を形成し完成する。
を形成し、これをパターニンクしてグー１−電極１９、
ソース電極２０、ドレイン電極２１を形成し完成する。
前記実施例では、窒化シリコン絶縁膜２をケート絶縁膜
として使用したが、それを用いずに、新たにシリコン半
導体基板１を熱酸化或いは熱窒化してケート絶縁膜を形
成しても良い。
として使用したが、それを用いずに、新たにシリコン半
導体基板１を熱酸化或いは熱窒化してケート絶縁膜を形
成しても良い。
ごのような」−程を採るごとに依り、従来技術に比較し
て、例えばソース領域及び１′Ｌ・イン領域の大きさは
１桁以上も微イ、■化することか一ζきる。
て、例えばソース領域及び１′Ｌ・イン領域の大きさは
１桁以上も微イ、■化することか一ζきる。
因に、ソース領域とチャネル領域と１ルイン領域を加え
た長さを１ 〔μｍ〕以）にすることができる。
た長さを１ 〔μｍ〕以）にすることができる。
第９図は、前記］］程で製造される電界効果半導体装置
に於けるパターンの関係を表わす要口１；平面図である
。
に於けるパターンの関係を表わす要口１；平面図である
。
図に於いて、３１はフィールド絶縁膜に形成されるパタ
ーン、３２はフォｌ−・レジスｌ ＩＩＷ ４で形成さ
れるパターン、３３は電極コンタクト窓１７及び１８で
形成されるパターン、３４はケート電極１９で形成され
るパターンをそれぞれ示している。
ーン、３２はフォｌ−・レジスｌ ＩＩＷ ４で形成さ
れるパターン、３３は電極コンタクト窓１７及び１８で
形成されるパターン、３４はケート電極１９で形成され
るパターンをそれぞれ示している。
発明の効果
本発明に依れば、半導体基板上に絶縁膜、不純物を高濃
度にドープされ多数の帯状になされた第１の導電膜、活
性領域形成予定部分に窓を有する第１のマスク映をそれ
ぞれ形成し、第１の導電膜に開口を形成してから第１の
導電膜をサイド・エツチングして空所を形成し、該空所
に対向する前記絶縁膜をエツチングして半導体基板を露
出さゼてから第２の導電膜を形成して半導体基板と第１
の導電膜との電気接触を採り、その後、熱処理して第１
の導電膜から半導体基板に不純物を拡１）ｋシソース領
域及びドレイン領域を形成するようにしているので、電
極の引き出し部分がセルフ・アラインメント的に形成さ
れ、その面、ｒｆｆは著しく小さなものとすることがで
き、また、ソース領域及びドレイン領域もセルフ・アラ
インメント的に形成−ζきるので、アラインメント余裕
を必要とせず、その面積を小さくすることが可能である
から電界りＪ果半導体装置の集積度を向上するのに有す
ノである。そして、その小型化に依り、寄生容量を低下
さ−１ることができ、高周波性能を向上させることも可
能である。
度にドープされ多数の帯状になされた第１の導電膜、活
性領域形成予定部分に窓を有する第１のマスク映をそれ
ぞれ形成し、第１の導電膜に開口を形成してから第１の
導電膜をサイド・エツチングして空所を形成し、該空所
に対向する前記絶縁膜をエツチングして半導体基板を露
出さゼてから第２の導電膜を形成して半導体基板と第１
の導電膜との電気接触を採り、その後、熱処理して第１
の導電膜から半導体基板に不純物を拡１）ｋシソース領
域及びドレイン領域を形成するようにしているので、電
極の引き出し部分がセルフ・アラインメント的に形成さ
れ、その面、ｒｆｆは著しく小さなものとすることがで
き、また、ソース領域及びドレイン領域もセルフ・アラ
インメント的に形成−ζきるので、アラインメント余裕
を必要とせず、その面積を小さくすることが可能である
から電界りＪ果半導体装置の集積度を向上するのに有す
ノである。そして、その小型化に依り、寄生容量を低下
さ−１ることができ、高周波性能を向上させることも可
能である。
第１図乃至第８図は本発明−実施例を説明する為の工程
要所に於ける半導体装置の要部切断側面図、第９図は前
記実施例にて製造される電界効果半導体装置に於けるパ
ターンの関係を表わす要部平面図である。 図に於いて、■はノリコン半導体基板、２は窒化シリコ
ン膜、３は多結晶シリコン膜、４はフォト・レジスト膜
、５は窓、６は空所、７はアルミ。 ニウム膜、８及び９はコンタクト窓、１０，１１゜１２
は多結晶シリコン膜、１３は二酸化シリコン絶縁膜、１
５及び１６はｎ＋型領領域１７及び１８は電極コンタク
ト窓、１９はケート電極、２０はソース電極、２１はト
レイン電極である。 特許出願人 富士通株式会社 代理人弁理士 玉蟲 久五部 （外３名）
要所に於ける半導体装置の要部切断側面図、第９図は前
記実施例にて製造される電界効果半導体装置に於けるパ
ターンの関係を表わす要部平面図である。 図に於いて、■はノリコン半導体基板、２は窒化シリコ
ン膜、３は多結晶シリコン膜、４はフォト・レジスト膜
、５は窓、６は空所、７はアルミ。 ニウム膜、８及び９はコンタクト窓、１０，１１゜１２
は多結晶シリコン膜、１３は二酸化シリコン絶縁膜、１
５及び１６はｎ＋型領領域１７及び１８は電極コンタク
ト窓、１９はケート電極、２０はソース電極、２１はト
レイン電極である。 特許出願人 富士通株式会社 代理人弁理士 玉蟲 久五部 （外３名）
Claims (1)
- 半導体基板上に絶縁膜と不純物が高濃度にトープされた
・１１シ状の第１の導電膜と活性領域形成予定部分に窓
を有する第１のマスク膜とを順に形成し、次に、第１の
導電膜を選択的に除去して前記窓と同パターンの開口を
形成してからサイド・エツチングを行なって第１のマス
ク膜の下に空所を形成し、次に、第２のマスク膜を形成
してから第１のマスク膜を除去することに依りその上の
第２のマスク膜をリフト・オフし、次に、残留した第２
のマスク膜と第１の導電膜との間の前記絶縁膜を除去し
て半導体基板の一部表面を露出し、次に、第２のマスク
膜を除去してから酸化可能な月利からなる第２の導電膜
を形成して第１の導電膜と半導体基板との電気接続を行
ない、次に、熱処理を行なって第１の導電膜から半導体
基板に不純物を拡（１にシソース領域及びドレイン領域
を形成する工程が含まれてなることを特徴とする半導体
装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57172026A JPS5961186A (ja) | 1982-09-30 | 1982-09-30 | 半導体装置の製造方法 |
| US06/537,017 US4545114A (en) | 1982-09-30 | 1983-09-29 | Method of producing semiconductor device |
| DE8383305971T DE3380615D1 (en) | 1982-09-30 | 1983-09-30 | Method of producing semiconductor device |
| EP83305971A EP0107416B1 (en) | 1982-09-30 | 1983-09-30 | Method of producing semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57172026A JPS5961186A (ja) | 1982-09-30 | 1982-09-30 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5961186A true JPS5961186A (ja) | 1984-04-07 |
| JPH0481328B2 JPH0481328B2 (ja) | 1992-12-22 |
Family
ID=15934141
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57172026A Granted JPS5961186A (ja) | 1982-09-30 | 1982-09-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5961186A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5492070A (en) * | 1977-12-29 | 1979-07-20 | Nippon Telegr & Teleph Corp <Ntt> | Mis field effect transistor and its manufacture |
-
1982
- 1982-09-30 JP JP57172026A patent/JPS5961186A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5492070A (en) * | 1977-12-29 | 1979-07-20 | Nippon Telegr & Teleph Corp <Ntt> | Mis field effect transistor and its manufacture |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0481328B2 (ja) | 1992-12-22 |
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