JPH0332030A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0332030A JPH0332030A JP16775489A JP16775489A JPH0332030A JP H0332030 A JPH0332030 A JP H0332030A JP 16775489 A JP16775489 A JP 16775489A JP 16775489 A JP16775489 A JP 16775489A JP H0332030 A JPH0332030 A JP H0332030A
- Authority
- JP
- Japan
- Prior art keywords
- film
- gate electrode
- spacer
- gate
- conductivity type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 16
- 239000004065 semiconductor Substances 0.000 title claims description 6
- 239000010408 film Substances 0.000 claims abstract description 54
- 125000006850 spacer group Chemical group 0.000 claims abstract description 46
- 238000005530 etching Methods 0.000 claims abstract description 13
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 9
- 239000010409 thin film Substances 0.000 claims abstract description 9
- 238000000151 deposition Methods 0.000 claims abstract description 7
- 150000002500 ions Chemical class 0.000 claims abstract description 6
- 239000002184 metal Substances 0.000 claims abstract description 5
- 229910052751 metal Inorganic materials 0.000 claims abstract description 5
- 238000000034 method Methods 0.000 claims description 11
- 239000012535 impurity Substances 0.000 claims description 8
- 229910021332 silicide Inorganic materials 0.000 claims description 8
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 7
- 238000002844 melting Methods 0.000 claims description 3
- 230000008018 melting Effects 0.000 claims 2
- 230000000873 masking effect Effects 0.000 claims 1
- 239000000758 substrate Substances 0.000 abstract description 4
- 239000011229 interlayer Substances 0.000 abstract 1
- 230000001590 oxidative effect Effects 0.000 description 7
- 230000003647 oxidation Effects 0.000 description 6
- 238000007254 oxidation reaction Methods 0.000 description 6
- 230000015572 biosynthetic process Effects 0.000 description 4
- 238000005468 ion implantation Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 239000004642 Polyimide Substances 0.000 description 1
- -1 W and silicide Chemical class 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 239000002784 hot electron Substances 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＬ Ｄ Ｄ （Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ
Ｄｒａｉｎ）構造を持つ絶縁ゲート型主にＭＯＳトラン
ジスタとその集積回路の製造方法に関する。
Ｄｒａｉｎ）構造を持つ絶縁ゲート型主にＭＯＳトラン
ジスタとその集積回路の製造方法に関する。
一導電型半導体領域上にゲート絶縁膜を堆積後、ゲート
電極膜とその上のキャップ絶ＩＩ！膜を２層堆積し、選
択的にエツチングしてゲート電極を形成する。逆導電型
イオンを前記一導電型領域内に注大して低不純物密度ソ
ース・ドレイン領域を設けて、さらにＳｉ薄膜を全面に
堆積して、異方性エッチでゲート電極の側面に沿ってＳ
ｉスペーサを設ける。再び逆導電型イオン注入を行って
高不純物密度ソース・ドレイン領域を設ける工程とから
なるＬＤＤ−ＭＯＳの製造方法である。Ｓｉスペーサを
酸化してスペーサ幅を調整できると共に、ゲート電極膜
としてポリイミドも使用できる。
電極膜とその上のキャップ絶ＩＩ！膜を２層堆積し、選
択的にエツチングしてゲート電極を形成する。逆導電型
イオンを前記一導電型領域内に注大して低不純物密度ソ
ース・ドレイン領域を設けて、さらにＳｉ薄膜を全面に
堆積して、異方性エッチでゲート電極の側面に沿ってＳ
ｉスペーサを設ける。再び逆導電型イオン注入を行って
高不純物密度ソース・ドレイン領域を設ける工程とから
なるＬＤＤ−ＭＯＳの製造方法である。Ｓｉスペーサを
酸化してスペーサ幅を調整できると共に、ゲート電極膜
としてポリイミドも使用できる。
ＬＤＤ構造は、トランジスタが微細化した場合に問題と
なる熱電子による信頼性悪化を防止する点で有効である
。ＬＤＤ−ＭＯＳの一般的製造方法は、多結晶Ｓｉでゲ
ート電極を形成後低不純物密度のソース・ドレイン９Ｎ
域をイオン注入で設け、通常ＳｉｎｇでゲートＴｉ極側
面にスペーサを作って再びイオン注入で高不純物密度の
ソース・ドレイン領域を形成するものである。多結晶Ｓ
ｉの下は通常ゲート酸化膜やフィールド酸化膜でスペー
サと同質の膜から成る。スペーサ形成は酸化膜をＣＶＤ
で堆積後、異方性エッチによる全面エンチバ７りによっ
て行う、従って、エツチングの終点検出は困難であり、
その結果ゲート酸化膜やフィールド酸化膜も薄くなって
しまう問題がある。さらにスペーサの幅の制御も難しく
、結果的にトランジスタ特性および集積回路特性の再現
性が乏しくなってしまう、ゲート電極がシリサイドと多
結晶Ｓｉから成るポリサイドの場合、上記の酸化工程や
５ｉｆｔスペーサ形成工程で誘起される応力のためシリ
サイドが剥がれやすい問題もあり、ＬＤＤ−ＭＯＳは製
造しにくかった。
なる熱電子による信頼性悪化を防止する点で有効である
。ＬＤＤ−ＭＯＳの一般的製造方法は、多結晶Ｓｉでゲ
ート電極を形成後低不純物密度のソース・ドレイン９Ｎ
域をイオン注入で設け、通常ＳｉｎｇでゲートＴｉ極側
面にスペーサを作って再びイオン注入で高不純物密度の
ソース・ドレイン領域を形成するものである。多結晶Ｓ
ｉの下は通常ゲート酸化膜やフィールド酸化膜でスペー
サと同質の膜から成る。スペーサ形成は酸化膜をＣＶＤ
で堆積後、異方性エッチによる全面エンチバ７りによっ
て行う、従って、エツチングの終点検出は困難であり、
その結果ゲート酸化膜やフィールド酸化膜も薄くなって
しまう問題がある。さらにスペーサの幅の制御も難しく
、結果的にトランジスタ特性および集積回路特性の再現
性が乏しくなってしまう、ゲート電極がシリサイドと多
結晶Ｓｉから成るポリサイドの場合、上記の酸化工程や
５ｉｆｔスペーサ形成工程で誘起される応力のためシリ
サイドが剥がれやすい問題もあり、ＬＤＤ−ＭＯＳは製
造しにくかった。
本発明は叙上の問題を解決すべくなされ、’、１１７７
１性のよいＬＤＤ−ＭＯＳの製造方法を提供するもので
ある。
１性のよいＬＤＤ−ＭＯＳの製造方法を提供するもので
ある。
Ｃ！！ＩＢを解決するための手段〕
本発明によるＬＤＤ−ＭＯＳの製造方法は、導電型半導
体領域上にゲート酸化膜を堆積後ゲート電極ｉ１Ｍにキ
ャップ絶縁膜の２Ｎ膜を堆積・選択的エソチしてゲート
電極を形成し、該電極をマスクに逆導電型イオンを前記
一導電型領域内に注入して低不純物密度ソース・ドレイ
ンｇ域（ＬＤＤ）を設ける工程と、５ｉｉｌ膜を全面に
堆積した後、Ｓｉ異方性エッチでゲート電極の側面に沿
ってＳｉスペーサを設ける工程と、前記ゲート電極とＳ
ｉスペーサをマスクにして逆導電型イオンを前記一導電
型領域内に注入して高不純物密度ソース・ドレイン領域
を設ける工程とから戊る。さらにＳｉスペーサを酸化し
てスペーサ幅をｔＭ整できると共に、ゲート電極膜とし
てポリサイドも使用しやすい。
体領域上にゲート酸化膜を堆積後ゲート電極ｉ１Ｍにキ
ャップ絶縁膜の２Ｎ膜を堆積・選択的エソチしてゲート
電極を形成し、該電極をマスクに逆導電型イオンを前記
一導電型領域内に注入して低不純物密度ソース・ドレイ
ンｇ域（ＬＤＤ）を設ける工程と、５ｉｉｌ膜を全面に
堆積した後、Ｓｉ異方性エッチでゲート電極の側面に沿
ってＳｉスペーサを設ける工程と、前記ゲート電極とＳ
ｉスペーサをマスクにして逆導電型イオンを前記一導電
型領域内に注入して高不純物密度ソース・ドレイン領域
を設ける工程とから戊る。さらにＳｉスペーサを酸化し
てスペーサ幅をｔＭ整できると共に、ゲート電極膜とし
てポリサイドも使用しやすい。
Ｓｉ異方性エッチは酸化膜に対して選択比を１０以上容
易にとれる上に、終点検出も行えるのでスペーサ幅も制
御しやすい、さらに、基板と同材料のスペーサであるた
め応力が小さくできる。さらに、このＳｉスペーサを酸
化することにより、スペーサの幅がほぼＳｉ膜厚からそ
の２倍の間で制御できる。
易にとれる上に、終点検出も行えるのでスペーサ幅も制
御しやすい、さらに、基板と同材料のスペーサであるた
め応力が小さくできる。さらに、このＳｉスペーサを酸
化することにより、スペーサの幅がほぼＳｉ膜厚からそ
の２倍の間で制御できる。
一方、ゲート電極をポリサイドにする場合、ポリサイド
の上はキャップ絶縁膜で側面にＳｉスペーサで被われる
ために酸化の影響を受けに＜＜、剥がれにくいことにな
る。
の上はキャップ絶縁膜で側面にＳｉスペーサで被われる
ために酸化の影響を受けに＜＜、剥がれにくいことにな
る。
（実施例〕
以下に図面を用いて本発明を詳述する。
［１１実施例１ （第１図）
第１図（ａｌは、例えばｐ型Ｓｉ基板１に通常の選択酸
化法でフィールド酸化膜９を設け、さらにゲート酸化膜
２を形成後、多結晶Ｓｉでゲート電極３を選択エッチに
よって作成した断面であり、通常のＭＯＳ）ランジスタ
の製造と同様である６第１図Ｔａｌでは、さらにゲート
電極３をマスクにして、例えばリンやヒ素などｎ型イオ
ンを注入してｎソース・ドレイン領域１１．１２を設け
ている。但し、本発明では多結晶Ｓｉであるゲート電極
膜３の上にさらにキャップ絶縁膜４を堆積し、同時に選
択エッチしている。キャップ絶縁膜４には数１０００人
の酸化膜を用い、反応性イオンエッチ（ＲＩ Ｂ）でゲ
−ト電極膜３と同時もしくは異なった装置で選択エッチ
される。第１図（ｂｌでは、５ｉｆｉｌＰＪ ５として
多結晶Ｓｉを全面に堆積しているａｓｉ薄膜５の抵抗率
は問わないが、酸化速度が速い膜が望ましく例えばｎ０
多結晶を用い、厚みはＬＤＤ形成時のスペ−サ幅の半分
より厚く、典型的には１０００〜４０００人で、目的に
よって選ばれる。第１図ｆｃｌは、Ｓｉ薄膜５を異方性
エッチしてＳｉスペーサ５１．５２を設けた状態を示す
、異方性エンチは通常の方法、例えば四塩化炭素系やＣ
Ｆ、ＣＩ、 （、，１は整数）系のガスを用いたＲＩ
Ｅが利用できる。酸化膜に対する選択比はＩＯ以上とれ
るのでスペーサ５１．５２形成時のゲート酸化膜２や酸
化膜９の膜減りは少ない利点があるし、終点検出も容易
である。この後、実施−例２で述べるようにＳｉスペー
サ５１．５２を酸化してスペーサの幅を調整できるが、
本実施例ではこのｖ７４整工程のない場合を説明する。
化法でフィールド酸化膜９を設け、さらにゲート酸化膜
２を形成後、多結晶Ｓｉでゲート電極３を選択エッチに
よって作成した断面であり、通常のＭＯＳ）ランジスタ
の製造と同様である６第１図Ｔａｌでは、さらにゲート
電極３をマスクにして、例えばリンやヒ素などｎ型イオ
ンを注入してｎソース・ドレイン領域１１．１２を設け
ている。但し、本発明では多結晶Ｓｉであるゲート電極
膜３の上にさらにキャップ絶縁膜４を堆積し、同時に選
択エッチしている。キャップ絶縁膜４には数１０００人
の酸化膜を用い、反応性イオンエッチ（ＲＩ Ｂ）でゲ
−ト電極膜３と同時もしくは異なった装置で選択エッチ
される。第１図（ｂｌでは、５ｉｆｉｌＰＪ ５として
多結晶Ｓｉを全面に堆積しているａｓｉ薄膜５の抵抗率
は問わないが、酸化速度が速い膜が望ましく例えばｎ０
多結晶を用い、厚みはＬＤＤ形成時のスペ−サ幅の半分
より厚く、典型的には１０００〜４０００人で、目的に
よって選ばれる。第１図ｆｃｌは、Ｓｉ薄膜５を異方性
エッチしてＳｉスペーサ５１．５２を設けた状態を示す
、異方性エンチは通常の方法、例えば四塩化炭素系やＣ
Ｆ、ＣＩ、 （、，１は整数）系のガスを用いたＲＩ
Ｅが利用できる。酸化膜に対する選択比はＩＯ以上とれ
るのでスペーサ５１．５２形成時のゲート酸化膜２や酸
化膜９の膜減りは少ない利点があるし、終点検出も容易
である。この後、実施−例２で述べるようにＳｉスペー
サ５１．５２を酸化してスペーサの幅を調整できるが、
本実施例ではこのｖ７４整工程のない場合を説明する。
第１図＋ｄ＋は、Ｓｉスペーサ５１．５２をマスクにｎ
°ソース・ドレイン領域２１．２２を形成した断面であ
る。第１図ｔａ＋は、完成断面を示し、第１図ｆｄｌの
後に眉間絶縁膜８を堆積し、コンタクトホールを開孔し
て金属配線３１゜３２を行っている０図では示さないが
、ゲートを極３へのコンタクトはキャップ絶縁膜４をも
開孔して行う、Ｓｉスペーサ５１．５２の存在によって
寄生容量が増加するが、問題になる場合には第１図ｆｃ
）または第１図！ｄ＋の工程の後、Ｓｉスペーサ５１．
５２を酸化することで対応できる。
°ソース・ドレイン領域２１．２２を形成した断面であ
る。第１図ｔａ＋は、完成断面を示し、第１図ｆｄｌの
後に眉間絶縁膜８を堆積し、コンタクトホールを開孔し
て金属配線３１゜３２を行っている０図では示さないが
、ゲートを極３へのコンタクトはキャップ絶縁膜４をも
開孔して行う、Ｓｉスペーサ５１．５２の存在によって
寄生容量が増加するが、問題になる場合には第１図ｆｃ
）または第１図！ｄ＋の工程の後、Ｓｉスペーサ５１．
５２を酸化することで対応できる。
（２）実施例２（第２図）
第２図では、本発明をポリサイド・ゲートに応用した例
と、Ｓｉスペーサを酸化してスペーサ幅を！ｌ１１整す
る例で両者は互いに独立した例ではあるが、同時に説明
する。第２図（ａｌは、第１図（Ｃ１と同様の工程で形
成された断面である。但し、ゲート電極膜は、多結晶Ｓ
ｉＨ３とシリサイド膜６との２層構造となっている。シ
リサイドｒｆＪ６には例えばＣＶＤやスバフタによる１
１Ｓｉに、 ＭＯＳ１ｘなどが用いられる。第２図（ｂ
ｌは、Ｓｉスペーサ５１．５２の一部を酸化して、Ｓｉ
ｎ＠ｉｎ＠スペーサ幅３４を設けて、ｎ’７−ス・ドレ
イン領域２１．２２を形成している。Ｓｉスペーサ５１
．５２の酸化により、スペーサ幅は酸化膜厚の約半分広
くできる。従って、Ｓｉスペーサの幅は所定のスペース
幅の約半分以上あれば、酸化工程で所定のスペーサ幅に
制御できることを示す、また、従来の方法によるＳｉｎ
、スペーサでは、スペーサ幅はゲート１！１極の厚みと
スペーサ用Ｓｉ０ｇ膜の厚みでほぼ一義的に決まってし
まうが、本発明によれば、スペーサ幅は自由に制御でき
るａＳｉスペーサの酸化とｎ９ソース・ドレイン形成用
イオン注入を段階的に行えば、ＬＤＤ幅の異なる多種の
ＭＯＳを集積できることになる。ゲート電極がポリサイ
ドの場合でも、キャップ絶縁膜４の存在によってＳｉス
ペーサ５１．５２の酸化による剥がれも防止できる。
と、Ｓｉスペーサを酸化してスペーサ幅を！ｌ１１整す
る例で両者は互いに独立した例ではあるが、同時に説明
する。第２図（ａｌは、第１図（Ｃ１と同様の工程で形
成された断面である。但し、ゲート電極膜は、多結晶Ｓ
ｉＨ３とシリサイド膜６との２層構造となっている。シ
リサイドｒｆＪ６には例えばＣＶＤやスバフタによる１
１Ｓｉに、 ＭＯＳ１ｘなどが用いられる。第２図（ｂ
ｌは、Ｓｉスペーサ５１．５２の一部を酸化して、Ｓｉ
ｎ＠ｉｎ＠スペーサ幅３４を設けて、ｎ’７−ス・ドレ
イン領域２１．２２を形成している。Ｓｉスペーサ５１
．５２の酸化により、スペーサ幅は酸化膜厚の約半分広
くできる。従って、Ｓｉスペーサの幅は所定のスペース
幅の約半分以上あれば、酸化工程で所定のスペーサ幅に
制御できることを示す、また、従来の方法によるＳｉｎ
、スペーサでは、スペーサ幅はゲート１！１極の厚みと
スペーサ用Ｓｉ０ｇ膜の厚みでほぼ一義的に決まってし
まうが、本発明によれば、スペーサ幅は自由に制御でき
るａＳｉスペーサの酸化とｎ９ソース・ドレイン形成用
イオン注入を段階的に行えば、ＬＤＤ幅の異なる多種の
ＭＯＳを集積できることになる。ゲート電極がポリサイ
ドの場合でも、キャップ絶縁膜４の存在によってＳｉス
ペーサ５１．５２の酸化による剥がれも防止できる。
以上のように、本発明によれば従来のエツチング技術で
容易に（１１制御性・再現性のよい、＋２１ Ｌ ＤＤ
幅が容易に調整できるＬＤＤ−ＭＯＳ、−船釣にいえば
ＬＤＤ型絶縁ゲート型トランジスタが製造できる。また
、本発明は多結晶とシリサイドとの２層構造いわゆるポ
リサイドにも適用できて、ポリサイドの従来の問題も改
善できる利点も有す。
容易に（１１制御性・再現性のよい、＋２１ Ｌ ＤＤ
幅が容易に調整できるＬＤＤ−ＭＯＳ、−船釣にいえば
ＬＤＤ型絶縁ゲート型トランジスタが製造できる。また
、本発明は多結晶とシリサイドとの２層構造いわゆるポ
リサイドにも適用できて、ポリサイドの従来の問題も改
善できる利点も有す。
主にポリサイドを例に述べたが、本発明はＷや問などの
高融点金属やそのシリサイドのみのゲート電極構造およ
び多結晶Ｓｉとの２層構造にも適用される。主にＮＭＯ
３で実施例を説明したが、勿論ＰＭＯ５にも０ＭＯ３に
も応用できる０本発明は、１．５μ以下のゲート長さを
持つ微細ＭＯＳトランジスタとその集積回路の製造だけ
でなく高耐圧ＭＯＳの製造にも特に有効である。
高融点金属やそのシリサイドのみのゲート電極構造およ
び多結晶Ｓｉとの２層構造にも適用される。主にＮＭＯ
３で実施例を説明したが、勿論ＰＭＯ５にも０ＭＯ３に
も応用できる０本発明は、１．５μ以下のゲート長さを
持つ微細ＭＯＳトランジスタとその集積回路の製造だけ
でなく高耐圧ＭＯＳの製造にも特に有効である。
第１図は本発明によるＬＤＤ−ＭＯＳの製造工程に沿っ
た断面図、第２図は本発明の他の実施例による製造工程
断面図である。 ■・・・ｐ −５ｉ基板 ２・・・ゲート酸化膜 ３・・・多結晶ゲート電極 ５・・・Ｓｉ薄膜 ６・・ ・シリサイド膜 ９・・・フィールド酸化膜 １１、１２・・・ｎ−ソース・ドレイン領域２１、２２
・・・ｎ１ソース・ドレイン領域５１、５２・・・Ｓｉ
スペーサ ５３、５４・・・酸化膜 以上
た断面図、第２図は本発明の他の実施例による製造工程
断面図である。 ■・・・ｐ −５ｉ基板 ２・・・ゲート酸化膜 ３・・・多結晶ゲート電極 ５・・・Ｓｉ薄膜 ６・・ ・シリサイド膜 ９・・・フィールド酸化膜 １１、１２・・・ｎ−ソース・ドレイン領域２１、２２
・・・ｎ１ソース・ドレイン領域５１、５２・・・Ｓｉ
スペーサ ５３、５４・・・酸化膜 以上
Claims (3)
- （１）ＬＤＤ構造を有する絶縁ゲート型トランジスタの
製造方法において、 前記トランジスタを形成すべき一導電型半導体領域上に
ゲート絶縁膜を堆積後、ゲート電極膜およびキャップ絶
縁膜を堆積する第１工程と、前記キャップ絶縁膜および
ゲート電極膜を選択的にエッチングしてゲート電極を形
成し、該電極をマスクに逆導電型イオンを前記一導電型
領域内に注入して低不純物密度ソース・ドレイン領域を
設ける第２工程と、 Ｓｉ薄膜を全面に堆積した後、異方性エッチを該薄膜に
施して前記ゲート電極の側面に沿ってＳｉスペーサを設
ける第３工程と、 前記ゲート電極とＳｉスペーサをマスクにして逆導電型
イオンを前記一導電型領域内に注入して高不純物密度ソ
ース・ドレイン領域を設ける第４工程とからなる半導体
装置の製造方法。 - （２）前記第３工程の後、前記Ｓｉスペーサの少なくと
も一部を酸化してスペーサの一部と成しスペーサの幅を
制御した後、前記第４工程を行うことを特徴とする請求
項１記載の半導体装置の製造方法。 - （３）前記ゲート電極膜が多結晶Ｓｉ膜とその上の高融
点金属膜もしくは高融点金属のシリサイド膜から成って
いることを特徴とする請求項１または１記載の半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16775489A JPH0332030A (ja) | 1989-06-29 | 1989-06-29 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16775489A JPH0332030A (ja) | 1989-06-29 | 1989-06-29 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0332030A true JPH0332030A (ja) | 1991-02-12 |
Family
ID=15855478
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16775489A Pending JPH0332030A (ja) | 1989-06-29 | 1989-06-29 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0332030A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0669229A (ja) * | 1991-04-10 | 1994-03-11 | Samsung Electron Co Ltd | Ｇｏｌｄ構造を有する半導体素子の製造方法 |
| EP1089344A3 (en) * | 1999-09-29 | 2003-07-23 | Kabushiki Kaisha Toshiba | Insulated gate field effect transistor and method of fabricating the same |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6312217A (ja) * | 1986-07-03 | 1988-01-19 | 井関農機株式会社 | ハ−ベスタ−等の緊急停止装置 |
| JPS63217664A (ja) * | 1987-03-06 | 1988-09-09 | Fujitsu Ltd | Ｍｉｓｆｅｔ及びその製造方法 |
| JPH01149449A (ja) * | 1987-12-04 | 1989-06-12 | Fujitsu Ltd | Ｃｍｏｓ半導体装置及びその製造方法 |
-
1989
- 1989-06-29 JP JP16775489A patent/JPH0332030A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6312217A (ja) * | 1986-07-03 | 1988-01-19 | 井関農機株式会社 | ハ−ベスタ−等の緊急停止装置 |
| JPS63217664A (ja) * | 1987-03-06 | 1988-09-09 | Fujitsu Ltd | Ｍｉｓｆｅｔ及びその製造方法 |
| JPH01149449A (ja) * | 1987-12-04 | 1989-06-12 | Fujitsu Ltd | Ｃｍｏｓ半導体装置及びその製造方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0669229A (ja) * | 1991-04-10 | 1994-03-11 | Samsung Electron Co Ltd | Ｇｏｌｄ構造を有する半導体素子の製造方法 |
| EP1089344A3 (en) * | 1999-09-29 | 2003-07-23 | Kabushiki Kaisha Toshiba | Insulated gate field effect transistor and method of fabricating the same |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5753546A (en) | Method for fabricating metal oxide field effect transistors | |
| US4392150A (en) | MOS Integrated circuit having refractory metal or metal silicide interconnect layer | |
| US4425700A (en) | Semiconductor device and method for manufacturing the same | |
| JPS6173370A (ja) | 半導体装置及びその製造方法 | |
| US5150178A (en) | Gate structure for a semiconductor memory device | |
| JPH0332030A (ja) | 半導体装置の製造方法 | |
| JPS59207623A (ja) | 半導体装置の製造方法 | |
| JPH03138929A (ja) | シリサイド ゲート レベル ランナ | |
| JPS5884462A (ja) | Ｍｏｓ型半導体装置およびその装造方製造方法 | |
| JPS60193333A (ja) | 半導体装置の製造方法 | |
| JP2002033294A (ja) | Ｍｏｓトランジスタを改善するための勾配型／階段型シリサイドプロセス | |
| JP3196241B2 (ja) | 半導体装置の製造方法 | |
| JPH039572A (ja) | 半導体装置の製造方法 | |
| JPH0342842A (ja) | 半導体装置の製造方法 | |
| KR930003272B1 (ko) | 초박막 트랜지스터의 제조방법 | |
| JP2604024B2 (ja) | 半導体装置の製造方法 | |
| JPS61244069A (ja) | 半導体装置の製造方法 | |
| JPS5893374A (ja) | Ｍｏｓ型半導体装置の製造方法 | |
| JPH0444250A (ja) | 半導体装置の製造方法 | |
| JPS60170973A (ja) | Ｍｏｓ型半導体装置の製造方法 | |
| JPS59136973A (ja) | 半導体装置 | |
| JPH04306880A (ja) | 半導体装置及びその製造方法 | |
| JPS61144069A (ja) | 半導体装置の製造方法 | |
| JPS6346774A (ja) | 半導体装置の製造方法 | |
| JPS63308385A (ja) | 埋込みゲ−ト型電界効果トランジスタの製造方法 |