JPS5886773A - 出力保護回路 - Google Patents
出力保護回路Info
- Publication number
- JPS5886773A JPS5886773A JP56185807A JP18580781A JPS5886773A JP S5886773 A JPS5886773 A JP S5886773A JP 56185807 A JP56185807 A JP 56185807A JP 18580781 A JP18580781 A JP 18580781A JP S5886773 A JPS5886773 A JP S5886773A
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- JP
- Japan
- Prior art keywords
- output
- substrate
- diffusion layer
- oxide film
- impurity diffusion
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
- H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
- H10D89/611—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs using diodes as protective elements
Landscapes
- Amplifiers (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Protection Of Static Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本弁明は出力保護回路に係り、５％に絶縁ゲート１゛、
弁効果トランジスタ回路による半導体集積回路における
出力保護回路に関する。
弁効果トランジスタ回路による半導体集積回路における
出力保護回路に関する。
絶縁ゲートを弁効果トランジスタによる半導体集積回路
（以下ＭＯ８ＬＳＩという）の出力端子は、通常第１図
に示すごとく電源電圧Ｖｃｃと接地ＧＮＤ間に直列に配
置されるトランジスタＭ１とＭ２との鴫部Ｘに接続され
ている。ＸはＭｌｅ Ｍ２のソースあるいはドレインで
あり、酸化膜によってゲート電極と絶縁されている。
（以下ＭＯ８ＬＳＩという）の出力端子は、通常第１図
に示すごとく電源電圧Ｖｃｃと接地ＧＮＤ間に直列に配
置されるトランジスタＭ１とＭ２との鴫部Ｘに接続され
ている。ＸはＭｌｅ Ｍ２のソースあるいはドレインで
あり、酸化膜によってゲート電極と絶縁されている。
ところで、ゲート酸化膜の破壊電圧は約７ＸＩＯ’ｖ／
ｃＩＬといわれているが、近年ＭＯ８ＬＳＩにおいては
ゲート酸化膜厚が数１００〜１０００１程度であり数１
０ Ｖ＠度で破壊されＺ、ことになる。この破壊はたっ
た一度の過電圧で回復不能となる。このようにゲート酸
化膜が破壊され、ゲート電極と基板、あるいはソースド
レイン領域とが短絡し。
ｃＩＬといわれているが、近年ＭＯ８ＬＳＩにおいては
ゲート酸化膜厚が数１００〜１０００１程度であり数１
０ Ｖ＠度で破壊されＺ、ことになる。この破壊はたっ
た一度の過電圧で回復不能となる。このようにゲート酸
化膜が破壊され、ゲート電極と基板、あるいはソースド
レイン領域とが短絡し。
トランジスタの動作が不能になってしまう。通常ＭＯ８
ＬＳＩに対し、衣服やプラスチック容器、その他、保存
中に発生する静電気によって高い電圧が加わりやすい。
ＬＳＩに対し、衣服やプラスチック容器、その他、保存
中に発生する静電気によって高い電圧が加わりやすい。
また、誤って加えられる過電圧もあり１％にＭＯ８ＬＳ
Ｉの入力端子においては種々の入力保繰回路が設けられ
ている。
Ｉの入力端子においては種々の入力保繰回路が設けられ
ている。
一方、出力端子においても同様に過電圧等に対する保■
は重要であり、正常な動作電圧範囲ではｖＬＩＮ、を流
さす、異常電圧に対しては破壊電圧よりも十分低い電圧
で電流を流してこれをり２ンプし。
は重要であり、正常な動作電圧範囲ではｖＬＩＮ、を流
さす、異常電圧に対しては破壊電圧よりも十分低い電圧
で電流を流してこれをり２ンプし。
更にサージ電圧に対して速やかに応答する必要がある。
第１図は出力端子に上記条件を満たすものとして、Ｘ点
との間に直列抵抗Ｒ及びＰＮ接合ダイオードＤＩをそう
人した等個目路管示すものであり、第２図（ａｔにＭＯ
Ｓ ＬＳＩにおいて実際に実現されているパターンレイ
アウト例？示す。
との間に直列抵抗Ｒ及びＰＮ接合ダイオードＤＩをそう
人した等個目路管示すものであり、第２図（ａｔにＭＯ
Ｓ ＬＳＩにおいて実際に実現されているパターンレイ
アウト例？示す。
第１図はＮチャネルＭＯ８の例であり、基板に対して負
電圧が加えられるとＰＮ接合ダイオードの順方向特性に
よってこれをクランプし、正電圧が加えられたときには
、ダイオードの回復可能なブレークダウンによってこれ
をクランクし、更にクランク効果を増すために直列抵抗
による分圧効果を利用している。第２図（３１は以上の
効果を発揮すべく設計されたパターンレイアウト例であ
り、第２図（ｂｌはＡ−Ａ／矢視断面図であり、第２図
（ｃｌはＢ−Ｂ／矢視断面図である。Ｐ型半導体基板ｌ
の表面に酸化ＢＩＡｎ設け、活性領域全体の酸化膜を除
去し、ゲート酸化膜全形成する。６の破線部分開口１１
ポリシリコン層３．３’、３を設ける。該酸化膜５と
ポリシリコン層３．３’、３’をマスクとしてリンを拡
散してＮ十層２，２′を形成する。熱酸化により押込み
と酸化膜による被覆の後、コンタクト穴７，７′をホト
エツチングにより形成し、最後にアルミニウム等の配線
４．４’、４“ ４／／／を行なう。
電圧が加えられるとＰＮ接合ダイオードの順方向特性に
よってこれをクランプし、正電圧が加えられたときには
、ダイオードの回復可能なブレークダウンによってこれ
をクランクし、更にクランク効果を増すために直列抵抗
による分圧効果を利用している。第２図（３１は以上の
効果を発揮すべく設計されたパターンレイアウト例であ
り、第２図（ｂｌはＡ−Ａ／矢視断面図であり、第２図
（ｃｌはＢ−Ｂ／矢視断面図である。Ｐ型半導体基板ｌ
の表面に酸化ＢＩＡｎ設け、活性領域全体の酸化膜を除
去し、ゲート酸化膜全形成する。６の破線部分開口１１
ポリシリコン層３．３’、３を設ける。該酸化膜５と
ポリシリコン層３．３’、３’をマスクとしてリンを拡
散してＮ十層２，２′を形成する。熱酸化により押込み
と酸化膜による被覆の後、コンタクト穴７，７′をホト
エツチングにより形成し、最後にアルミニウム等の配線
４．４’、４“ ４／／／を行なう。
以上のごとく、第１図のＲ及びＤＩは第２図の２のへ土
層によってＲが２の側面と基板１との間でＤＩが形成さ
れたことになる。しかし、第２図（ａ）のパターンレイ
アウト例において、出力端子であるが為に、第１図のＲ
，ｆ大きくすることは、出力レベルの悪化につながり、
あま夛Ｒｆ大きくすることは出来ない。よって、出力端
子の保護においてけＩ）ｌ’に太きくすることが効果と
して大きい訳であるが、Ｋｌ適当な値におさえＤｌｆｆ
ｉ大きくすることは、第２図（ａ）において２のへ土層
の面積の増大になってしまい、レイアウト上好ましいと
いえない。
層によってＲが２の側面と基板１との間でＤＩが形成さ
れたことになる。しかし、第２図（ａ）のパターンレイ
アウト例において、出力端子であるが為に、第１図のＲ
，ｆ大きくすることは、出力レベルの悪化につながり、
あま夛Ｒｆ大きくすることは出来ない。よって、出力端
子の保護においてけＩ）ｌ’に太きくすることが効果と
して大きい訳であるが、Ｋｌ適当な値におさえＤｌｆｆ
ｉ大きくすることは、第２図（ａ）において２のへ土層
の面積の増大になってしまい、レイアウト上好ましいと
いえない。
本発明はこのような問題全解決した出力保瞳回路を提供
すＺことにある。
すＺことにある。
本発明の出力保贈回路は、出力トランジスタと出力端子
間にそう人される直列抵抗とＰＮ接合タイオードにおい
て、直列抵抗の抵抗値ケ変えないで、ＰＮ接合ダイオー
ドのＰＮ接合面積の増大ｔｄｔす、実質的なＰＮ接合ダ
イオードの大きさケ大きくシ１本メ゛イオードによるク
ランツー効果、更には重列抵抗による分圧効果全高めた
ものである。
間にそう人される直列抵抗とＰＮ接合タイオードにおい
て、直列抵抗の抵抗値ケ変えないで、ＰＮ接合ダイオー
ドのＰＮ接合面積の増大ｔｄｔす、実質的なＰＮ接合ダ
イオードの大きさケ大きくシ１本メ゛イオードによるク
ランツー効果、更には重列抵抗による分圧効果全高めた
ものである。
以下、本発明を図面を参照して説明する。
８４４３図（ａ）は本発明の一実施例？示すパターンレ
イアウトである。製造工程は第２図（ａｔの場合と同一
であるが％ ２ＯＮ十層の形状が本パターンレイアウト
例においては異なる。すなわち、直列抵抗及びＰＮ接合
ダイオード全形成する１層２の形状ケスリットのある形
状にする。第３図（ｂ）に示すＣ−Ｃ／矢祝断面図のご
とく、第２図（ｃｌのＢ−Ｂ’矢祝断面図と比較して、
Ｎ”／１２が３つの部分に分離されたことになる。ここ
で述べるスリットとは第３図（ａｌでは矩形を用いてい
るが１円形、だ円形等Ｎ＋層の一部を中ぬきにするよう
な形状全てを含んだものである。
イアウトである。製造工程は第２図（ａｔの場合と同一
であるが％ ２ＯＮ十層の形状が本パターンレイアウト
例においては異なる。すなわち、直列抵抗及びＰＮ接合
ダイオード全形成する１層２の形状ケスリットのある形
状にする。第３図（ｂ）に示すＣ−Ｃ／矢祝断面図のご
とく、第２図（ｃｌのＢ−Ｂ’矢祝断面図と比較して、
Ｎ”／１２が３つの部分に分離されたことになる。ここ
で述べるスリットとは第３図（ａｌでは矩形を用いてい
るが１円形、だ円形等Ｎ＋層の一部を中ぬきにするよう
な形状全てを含んだものである。
本発明によれば、第３図（ａ）のＸ点とＹ点の間の直列
抵抗は従来と同一であっても３つの領域に分離された抵
抗′分は大きくなり、更に基板とＮ＋７ｍ側面との接合
面、特に基板表面近傍での接合面積がより大きくなる。
抵抗は従来と同一であっても３つの領域に分離された抵
抗′分は大きくなり、更に基板とＮ＋７ｍ側面との接合
面、特に基板表面近傍での接合面積がより大きくなる。
以上のことから、ＰＮ接合ダイオードのクランク効果及
び％１１列抵抗抵抗よる分圧効果は従来に比べ格段に効
果を増し、出力保誇として十分のその効果を発揮するも
のである。
び％１１列抵抗抵抗よる分圧効果は従来に比べ格段に効
果を増し、出力保誇として十分のその効果を発揮するも
のである。
上記実施例はＰ型基板について説明したがＮ型基板また
は真性半導体基板の場合も同様に実施できる。
は真性半導体基板の場合も同様に実施できる。
第１図は出力保＾回路の等個目略図、第２図（ａ）は従
来の保轄（ロ）路の場合におけるパターンレイアウト例
、第２図（ｂ）は第２図（ａ）のＡ−Ａ’矢祝断面図、
第２図（ｃｌけ第２図（ａｔ （Ｄ Ｂ −Ｂ’矢祝断
面図、第３図（ａｔは本発明の実施例のパターンレイア
ウト、第３図（ｂｌけ第３図（ａ）のＣ−Ｃ’矢視断面
図、で夛る。 尚１図において、Ｍｌ、Ｍ２・・・・・・出力段のトラ
ンジスタ、Ｒ・・・・・・直列抵抗、Ｄト・・・・・Ｐ
Ｎ接合夕′イオード、ｌ・・・・・・Ｐ型半導体基板、
２，２’・・・・・・Ｎ十噛＝、３．３’、３“・・・
・・・ポリシリコン層、４，４．４′。 ４″・・・・・・金属配線、５・・・・・・酸化膜、６
・・・・・・Ｎ＋層−ポリシリコン層フンタクト、７・
・・・・・金属−ポリシリコン層コンタクト、７′・・
・・・・金Ｍ−Ｎ”７ｍコンタクト、である。 第 ＺＸ（ｂ）
来の保轄（ロ）路の場合におけるパターンレイアウト例
、第２図（ｂ）は第２図（ａ）のＡ−Ａ’矢祝断面図、
第２図（ｃｌけ第２図（ａｔ （Ｄ Ｂ −Ｂ’矢祝断
面図、第３図（ａｔは本発明の実施例のパターンレイア
ウト、第３図（ｂｌけ第３図（ａ）のＣ−Ｃ’矢視断面
図、で夛る。 尚１図において、Ｍｌ、Ｍ２・・・・・・出力段のトラ
ンジスタ、Ｒ・・・・・・直列抵抗、Ｄト・・・・・Ｐ
Ｎ接合夕′イオード、ｌ・・・・・・Ｐ型半導体基板、
２，２’・・・・・・Ｎ十噛＝、３．３’、３“・・・
・・・ポリシリコン層、４，４．４′。 ４″・・・・・・金属配線、５・・・・・・酸化膜、６
・・・・・・Ｎ＋層−ポリシリコン層フンタクト、７・
・・・・・金属−ポリシリコン層コンタクト、７′・・
・・・・金Ｍ−Ｎ”７ｍコンタクト、である。 第 ＺＸ（ｂ）
Claims (1)
- 一導゛シ形半導体基板に設けられた出力トランジスタと
出力端子間にそう人され、逆導電形不純物拡散層によっ
て形成される該不純物拡散層の抵抗と該不純、物拡散層
の側面と基板との間のＰＮ接合ダイオードによる出力保
護回路において、該不純物拡散層に、任意のスリットを
設けて前記抵抗の値を変λずに該拡散層側面と基板との
間のＰＮ接合而面會大きくした事を特徴とする出力保護
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56185807A JPH0666468B2 (ja) | 1981-11-19 | 1981-11-19 | 出力保護回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56185807A JPH0666468B2 (ja) | 1981-11-19 | 1981-11-19 | 出力保護回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5886773A true JPS5886773A (ja) | 1983-05-24 |
| JPH0666468B2 JPH0666468B2 (ja) | 1994-08-24 |
Family
ID=16177227
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56185807A Expired - Lifetime JPH0666468B2 (ja) | 1981-11-19 | 1981-11-19 | 出力保護回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0666468B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6262450U (ja) * | 1985-10-08 | 1987-04-17 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52143778A (en) * | 1976-05-25 | 1977-11-30 | Toshiba Corp | Input protection circuit |
| JPS56116658A (en) * | 1980-02-20 | 1981-09-12 | Hitachi Ltd | Semiconductor resistance element and manufacture thereof |
-
1981
- 1981-11-19 JP JP56185807A patent/JPH0666468B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52143778A (en) * | 1976-05-25 | 1977-11-30 | Toshiba Corp | Input protection circuit |
| JPS56116658A (en) * | 1980-02-20 | 1981-09-12 | Hitachi Ltd | Semiconductor resistance element and manufacture thereof |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6262450U (ja) * | 1985-10-08 | 1987-04-17 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0666468B2 (ja) | 1994-08-24 |
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