JPH0666468B2 - 出力保護回路 - Google Patents
出力保護回路Info
- Publication number
- JPH0666468B2 JPH0666468B2 JP56185807A JP18580781A JPH0666468B2 JP H0666468 B2 JPH0666468 B2 JP H0666468B2 JP 56185807 A JP56185807 A JP 56185807A JP 18580781 A JP18580781 A JP 18580781A JP H0666468 B2 JPH0666468 B2 JP H0666468B2
- Authority
- JP
- Japan
- Prior art keywords
- protection circuit
- diffusion layer
- output
- substrate
- output protection
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
- H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
- H10D89/611—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs using diodes as protective elements
Landscapes
- Amplifiers (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Protection Of Static Devices (AREA)
Description
【発明の詳細な説明】 本発明は出力保護回路に係り、特に絶縁ゲート電界効果
トランジスタ回路による半導体集積回路における出力保
護回路に関する。
トランジスタ回路による半導体集積回路における出力保
護回路に関する。
絶縁ゲート電界効果トランジスタによる半導体集積回路
（以下MOS LSIという）の出力端子は、通常第１図に示
すごとく電源電圧Vccと接地GND間に直列に配置されるト
ランジスタM1とM2との接続部Ｘに接続されている。Ｘは
M1,M2のソースあるいはドレインであり、酸化膜によっ
てゲート電極と絶縁されている。
（以下MOS LSIという）の出力端子は、通常第１図に示
すごとく電源電圧Vccと接地GND間に直列に配置されるト
ランジスタM1とM2との接続部Ｘに接続されている。Ｘは
M1,M2のソースあるいはドレインであり、酸化膜によっ
てゲート電極と絶縁されている。
ところで、ゲート酸化膜の破壊電圧は約７×106V／cmと
いわれているが、近年MOS LSIにおいてはゲート酸化膜
厚が数100〜1000Å程度であり数10V程度で破壊されるこ
とになる。この破壊はたった一度の過電圧で回復不能と
なる。このようにゲート酸化膜が破壊され、ゲート電極
と基板、あるいはソースドレイン領域とが短絡し、トラ
ンジスタの動作が不能になってしまう。通常MOS LSIに
対し、衣服やプラスチック容器、その他、保存中に発生
する静電気によって高い電圧が加わりやすい。また、誤
って加えられる過電圧もあり、特にMOS LSIの入力端子
においては種々の入力保護回路が設けられている。
いわれているが、近年MOS LSIにおいてはゲート酸化膜
厚が数100〜1000Å程度であり数10V程度で破壊されるこ
とになる。この破壊はたった一度の過電圧で回復不能と
なる。このようにゲート酸化膜が破壊され、ゲート電極
と基板、あるいはソースドレイン領域とが短絡し、トラ
ンジスタの動作が不能になってしまう。通常MOS LSIに
対し、衣服やプラスチック容器、その他、保存中に発生
する静電気によって高い電圧が加わりやすい。また、誤
って加えられる過電圧もあり、特にMOS LSIの入力端子
においては種々の入力保護回路が設けられている。
一方、出力端子においても同様に過電圧等に対する保護
は重要であり、正常な動作電圧範囲では電流を流さず、
異常電圧に対しては破壊電圧よりも十分低い電圧で電流
を流してこれをクランプし、更にサージ電圧に対して速
やかに応答する必要がある。第１図は出力端子に上記条
件を満たすものとして、Ｘ点との間に直列抵抗Ｒ及びPN
接合ダイオードD1をそう入した等価回路を示すものであ
り、第２図（ａ）にMOS LSIにおいて実際に実現されて
いるパターンレイアウト例を示す。
は重要であり、正常な動作電圧範囲では電流を流さず、
異常電圧に対しては破壊電圧よりも十分低い電圧で電流
を流してこれをクランプし、更にサージ電圧に対して速
やかに応答する必要がある。第１図は出力端子に上記条
件を満たすものとして、Ｘ点との間に直列抵抗Ｒ及びPN
接合ダイオードD1をそう入した等価回路を示すものであ
り、第２図（ａ）にMOS LSIにおいて実際に実現されて
いるパターンレイアウト例を示す。
第１図はＮチャネルMOSの例であり、基板に対して負電
圧が加えられるとPN接合ダイオードの順方向特性によっ
てこれをクランプし、正電圧が加えられたときには、ダ
イオードの回復可能なブレークダウンによってこれをク
ランプする。このとき、抵抗Ｒがないと出力端子の異常
電圧をダイオードD1ですべて吸収しなければならないた
め、充分なクランプ効果が得られない。それ故に、抵抗
Ｒを設けこの抵抗Ｒの存在により異常電圧の一部を抵抗
Ｒでもたせ低減させたＸ点の電圧をダイオードD1でクラ
ンプしている。第２図（ａ）は以上の効果を発揮すべく
設計されたパターンレイアウト例であり、第２図（ｂ）
はＡ−Ａ′矢視断面図であり、第２図（ｃ）はＢ−Ｂ′
矢視断面図である。Ｐ型半導体基板１の表面に酸化膜５
を設け、活性領域全体の酸化膜を除去し、ゲート酸化膜
を形成する。６の破線部を開口１、ポリシリコン層3,
3′,3″を設ける。該酸化膜５とポリシリコン層3,3′,
3″をマスクとしてリンを拡散してN+層2,2′を形成す
る。熱酸化により押込みと酸化膜による被覆の後、コン
タクト穴7,7′をホトエッチングにより形成し、最後に
アルミニウム等の配線4,4′,4″,4を行なう。
圧が加えられるとPN接合ダイオードの順方向特性によっ
てこれをクランプし、正電圧が加えられたときには、ダ
イオードの回復可能なブレークダウンによってこれをク
ランプする。このとき、抵抗Ｒがないと出力端子の異常
電圧をダイオードD1ですべて吸収しなければならないた
め、充分なクランプ効果が得られない。それ故に、抵抗
Ｒを設けこの抵抗Ｒの存在により異常電圧の一部を抵抗
Ｒでもたせ低減させたＸ点の電圧をダイオードD1でクラ
ンプしている。第２図（ａ）は以上の効果を発揮すべく
設計されたパターンレイアウト例であり、第２図（ｂ）
はＡ−Ａ′矢視断面図であり、第２図（ｃ）はＢ−Ｂ′
矢視断面図である。Ｐ型半導体基板１の表面に酸化膜５
を設け、活性領域全体の酸化膜を除去し、ゲート酸化膜
を形成する。６の破線部を開口１、ポリシリコン層3,
3′,3″を設ける。該酸化膜５とポリシリコン層3,3′,
3″をマスクとしてリンを拡散してN+層2,2′を形成す
る。熱酸化により押込みと酸化膜による被覆の後、コン
タクト穴7,7′をホトエッチングにより形成し、最後に
アルミニウム等の配線4,4′,4″,4を行なう。
以上のごとく、第１図のＲ及びD1は第２図の２のN+層に
よってＲが２の側面と基板１との間でD1が形成されたこ
とになる。しかし、第２図（ａ）のパターンレイアウト
例において、出力端子であるが為に、第１図のＲを大き
くすることは、出力レベルの悪化につながり、あまりＲ
を大きくすることは出来ない。すなわち、出力端子には
外部負荷が接続されることからその駆動電流、すなわち
出力端子に流れる電流はかなり大きく、このため抵抗Ｒ
を大きくすると抵抗Ｒでの電圧降下が大きくなり、その
結果として駆動に必要な電圧レベルが得られなくなる。
また、外部負荷は一種の負荷容量でありその容量値が大
きいために駆動に時間を要する。よって、出力端子の保
護においては、抵抗Ｒの抵抗値はある程度に抑え、ダイ
オードD1の面積を大きくしてその電流容量を大きくし異
常電圧の印加による電流をすばやく流出させることが出
力トランジスタの保護効果を大きくすることになる。と
ころが、抵抗Ｒを適当な値に抑えダイオードD1の面積を
大きくすることは、第２図（ａ）において２のN+層の面
積の増大になってしまい、レイアウト上好ましいといえ
ない。
よってＲが２の側面と基板１との間でD1が形成されたこ
とになる。しかし、第２図（ａ）のパターンレイアウト
例において、出力端子であるが為に、第１図のＲを大き
くすることは、出力レベルの悪化につながり、あまりＲ
を大きくすることは出来ない。すなわち、出力端子には
外部負荷が接続されることからその駆動電流、すなわち
出力端子に流れる電流はかなり大きく、このため抵抗Ｒ
を大きくすると抵抗Ｒでの電圧降下が大きくなり、その
結果として駆動に必要な電圧レベルが得られなくなる。
また、外部負荷は一種の負荷容量でありその容量値が大
きいために駆動に時間を要する。よって、出力端子の保
護においては、抵抗Ｒの抵抗値はある程度に抑え、ダイ
オードD1の面積を大きくしてその電流容量を大きくし異
常電圧の印加による電流をすばやく流出させることが出
力トランジスタの保護効果を大きくすることになる。と
ころが、抵抗Ｒを適当な値に抑えダイオードD1の面積を
大きくすることは、第２図（ａ）において２のN+層の面
積の増大になってしまい、レイアウト上好ましいといえ
ない。
本発明はこのような問題を解決した出力保護回路を提供
することにある。
することにある。
本発明の出力保護回路は、出力トランジスタと出力端子
間にそう入させる直列抵抗とPN接合ダイオードにおい
て、直列抵抗の抵抗値を変えないで、PN接合ダイオード
のPN接合面積の増大を計り、実質的なPN接合ダイオード
の大きさを大きくし、本ダイオードによるクランプ効果
を高めたものである。
間にそう入させる直列抵抗とPN接合ダイオードにおい
て、直列抵抗の抵抗値を変えないで、PN接合ダイオード
のPN接合面積の増大を計り、実質的なPN接合ダイオード
の大きさを大きくし、本ダイオードによるクランプ効果
を高めたものである。
以下、本発明を図面を参照して説明する。
第３図（ａ）は本発明の一実施例を示すパターンレイア
ウトである。製造工程は第２図（ａ）の場合と同一であ
るが、２のN+層の形状が本パターンレイアウト例におい
ては異なる。すなわち、直列抵抗及びPN接合ダイオード
を形成するN+層２の形状をスリットのある形状にする。
第３図（ｂ）に示すＣ−Ｃ′矢視断面図のごとく、第２
図（ｃ）のＢ−Ｂ′矢視断面図と比較して、N+層２が３
つの部分に分離されたことになる。ここで述べるスリッ
トとは第３図（ａ）では矩形を用いているが、円形、だ
円形等N+層の一部を中ぬきにするような形状全てを含ん
だものである。
ウトである。製造工程は第２図（ａ）の場合と同一であ
るが、２のN+層の形状が本パターンレイアウト例におい
ては異なる。すなわち、直列抵抗及びPN接合ダイオード
を形成するN+層２の形状をスリットのある形状にする。
第３図（ｂ）に示すＣ−Ｃ′矢視断面図のごとく、第２
図（ｃ）のＢ−Ｂ′矢視断面図と比較して、N+層２が３
つの部分に分離されたことになる。ここで述べるスリッ
トとは第３図（ａ）では矩形を用いているが、円形、だ
円形等N+層の一部を中ぬきにするような形状全てを含ん
だものである。
本発明によれば、第３図（ａ）のＸ点とＹ点との間に３
つの抵抗領域が並列に接続されたことになり各々の抵抗
領域については従来の抵抗よりも抵抗値が大きくなる
が、その抵抗領域が並列接続されることからＸおよびＹ
点間の全体の抵抗としては要求される従来の抵抗とほぼ
同一の抵抗値をとることになる。一方、ダイオードを構
成するためのPN接合面積としては、基板とN+層側面との
接合面、特に基板表面近傍での接合面積がより大きくな
る。以上のことから、PN接合ダイオードのクランプ効果
及び、直列抵抗分による分圧効果は従来に比べ格段に効
果を増し、出力保護として十分のその効果を発揮すると
共に、出力端子に接続される負荷の駆動能力を確保する
ものである。
つの抵抗領域が並列に接続されたことになり各々の抵抗
領域については従来の抵抗よりも抵抗値が大きくなる
が、その抵抗領域が並列接続されることからＸおよびＹ
点間の全体の抵抗としては要求される従来の抵抗とほぼ
同一の抵抗値をとることになる。一方、ダイオードを構
成するためのPN接合面積としては、基板とN+層側面との
接合面、特に基板表面近傍での接合面積がより大きくな
る。以上のことから、PN接合ダイオードのクランプ効果
及び、直列抵抗分による分圧効果は従来に比べ格段に効
果を増し、出力保護として十分のその効果を発揮すると
共に、出力端子に接続される負荷の駆動能力を確保する
ものである。
上記実施例はＰ型基板について説明したがＮ型基板また
は真性半導体基板の場合も同様に実施できる。
は真性半導体基板の場合も同様に実施できる。
第１図は出力保護回路の等価回路図、第２図（ａ）は従
来の保護回路の場合におけるパターンレイアウト例、第
２図（ｂ）は第２図（ａ）のＡ−Ａ′矢視断面図、第２
図（ｃ）は第２図（ａ）のＢ−Ｂ′矢視断面図、第３図
（ａ）は本発明の実施例のパターンレイアウト、第３図
（ｂ）は第３図（ａ）のＣ−Ｃ′矢視断面図、である。 尚、図において、M1,M2……出力段のトランジスタ、Ｒ
……直列抵抗、D1……PN接合ダイオード、１……Ｐ型半
導体基板、2,2′……N+層、3,3′,3″……ポリシリコン
層、4,4′,4″,4……金属配線、５……酸化膜、６…
…N+層−ポリシリコン層コンタクト、７……金属−ポリ
シリコン層コンタクト、７′……金属−N+層コンタク
ト、である。
来の保護回路の場合におけるパターンレイアウト例、第
２図（ｂ）は第２図（ａ）のＡ−Ａ′矢視断面図、第２
図（ｃ）は第２図（ａ）のＢ−Ｂ′矢視断面図、第３図
（ａ）は本発明の実施例のパターンレイアウト、第３図
（ｂ）は第３図（ａ）のＣ−Ｃ′矢視断面図、である。 尚、図において、M1,M2……出力段のトランジスタ、Ｒ
……直列抵抗、D1……PN接合ダイオード、１……Ｐ型半
導体基板、2,2′……N+層、3,3′,3″……ポリシリコン
層、4,4′,4″,4……金属配線、５……酸化膜、６…
…N+層−ポリシリコン層コンタクト、７……金属−ポリ
シリコン層コンタクト、７′……金属−N+層コンタク
ト、である。
Claims (1)
- 【請求項１】一導電形半導体基板に設けられた出力トラ
ンジスタと出力端子間にそう入される出力保護回路であ
って、帯状の平面形状を有する逆導電形不純物拡散層に
よって形成される該不純物拡散層の抵抗と該不純物拡散
層と基板との間のPN接合ダイオードとを有し、前記出力
端子に印加される異常電圧に対し前記PN接合ダイオード
の回復可能なブレークダウンにより前記出力トランジス
タを保護する出力保護回路において、該不純物拡散層の
帯状の平面形状内部にスリット部を設け、該スリット部
において前記不純物拡散層の側面と前記半導体基板とが
接触するようにして該拡散層と基板との間のPN接合面積
を大きくしたことを特徴とする出力保護回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56185807A JPH0666468B2 (ja) | 1981-11-19 | 1981-11-19 | 出力保護回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56185807A JPH0666468B2 (ja) | 1981-11-19 | 1981-11-19 | 出力保護回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5886773A JPS5886773A (ja) | 1983-05-24 |
| JPH0666468B2 true JPH0666468B2 (ja) | 1994-08-24 |
Family
ID=16177227
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56185807A Expired - Lifetime JPH0666468B2 (ja) | 1981-11-19 | 1981-11-19 | 出力保護回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0666468B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0525250Y2 (ja) * | 1985-10-08 | 1993-06-25 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52143778A (en) * | 1976-05-25 | 1977-11-30 | Toshiba Corp | Input protection circuit |
| JPS56116658A (en) * | 1980-02-20 | 1981-09-12 | Hitachi Ltd | Semiconductor resistance element and manufacture thereof |
-
1981
- 1981-11-19 JP JP56185807A patent/JPH0666468B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5886773A (ja) | 1983-05-24 |
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