JPS5910587B2 - 半導体装置の保護装置 - Google Patents
半導体装置の保護装置Info
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- JPS5910587B2 JPS5910587B2 JP52095045A JP9504577A JPS5910587B2 JP S5910587 B2 JPS5910587 B2 JP S5910587B2 JP 52095045 A JP52095045 A JP 52095045A JP 9504577 A JP9504577 A JP 9504577A JP S5910587 B2 JPS5910587 B2 JP S5910587B2
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- Japan
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- resistor
- semiconductor
- semiconductor device
- protection device
- polycrystalline silicon
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D1/40—Resistors
- H10D1/47—Resistors having no potential barriers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
- H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
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- H—ELECTRICITY
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- H10D89/911—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs using passive elements as protective elements
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Amplifiers (AREA)
Description
【発明の詳細な説明】
（１）発明の利用分野
本発明は、ＭＯＳ型半導体装置の入出力端子に接続され
る素子を外部サージ電圧から保護する保護装置に関する
。
る素子を外部サージ電圧から保護する保護装置に関する
。
とりわけ、相補型ＭＯＳ半導体装置において、ラツチア
ツプの生じない保護装置に関する。（２）従来技術 従来、例えば相補型ＭＯＳＩＣにおいては第１図の如き
保護装置が用いられていた。
ツプの生じない保護装置に関する。（２）従来技術 従来、例えば相補型ＭＯＳＩＣにおいては第１図の如き
保護装置が用いられていた。
ここで、１７はｎ型基板で、Ｐウエル１６中に形成され
たソースｎ＋層８、ドレインｎ＋層７、ゲート１９によ
るＮＭＯＳトランジスタと、Ｐ＋層４，５をソース、ド
レインとし、１８をゲートとするＰＭＯＳトランジスタ
によるイ”ンバータの入力ゲート保護抵抗用Ｐ＋層１と
、Ｐｎダイオード１１，６によるゲート保護装置が形成
されている。この型のゲート保護装置の欠点はトランジ
スタ１３，１４で形成されるサイリスタが、寄生抵抗値
１０，１２，２０，１５の値によつては、ダイオード１
１または２１によつてトリガさベオン状態となることで
ある。これは入力ピンに正負の大きな電圧ノマルスを加
えたときにサイリスタがオン状態となつて大電流が流れ
、チツプが焼損してしまう欠陥を生じ、相補型ＭＯＳの
実用上大きな障害となつている。（３）本発明の目的 そこで、本発明の目的は、ラツチアツプを起こさない。
たソースｎ＋層８、ドレインｎ＋層７、ゲート１９によ
るＮＭＯＳトランジスタと、Ｐ＋層４，５をソース、ド
レインとし、１８をゲートとするＰＭＯＳトランジスタ
によるイ”ンバータの入力ゲート保護抵抗用Ｐ＋層１と
、Ｐｎダイオード１１，６によるゲート保護装置が形成
されている。この型のゲート保護装置の欠点はトランジ
スタ１３，１４で形成されるサイリスタが、寄生抵抗値
１０，１２，２０，１５の値によつては、ダイオード１
１または２１によつてトリガさベオン状態となることで
ある。これは入力ピンに正負の大きな電圧ノマルスを加
えたときにサイリスタがオン状態となつて大電流が流れ
、チツプが焼損してしまう欠陥を生じ、相補型ＭＯＳの
実用上大きな障害となつている。（３）本発明の目的 そこで、本発明の目的は、ラツチアツプを起こさない。
半導体装置の入出力ピンの保護装置を提供するにある。
（４）発明の総括説明 上記目的を達成するため、本発明においては半導体装置
が形成された半導体基板表面の所定位置に絶縁膜を介し
て、上記半導体装置の入力又は出力端と、入力又は出力
用パド間を接続する抵抗体（導体を含む）と、この抵抗
体の一部に対向し、その間に半導体（絶縁体を含む）を
はさんで形成され、定電位に保持された抵抗体（導体を
含む）とを形成する。
（４）発明の総括説明 上記目的を達成するため、本発明においては半導体装置
が形成された半導体基板表面の所定位置に絶縁膜を介し
て、上記半導体装置の入力又は出力端と、入力又は出力
用パド間を接続する抵抗体（導体を含む）と、この抵抗
体の一部に対向し、その間に半導体（絶縁体を含む）を
はさんで形成され、定電位に保持された抵抗体（導体を
含む）とを形成する。
この構成をとることにより、例えば入カパドに過大電圧
が加わつたとき、その電圧は両抵抗体間の導通により半
導体装置の入力端に過大な電圧が加わることはない。
が加わつたとき、その電圧は両抵抗体間の導通により半
導体装置の入力端に過大な電圧が加わることはない。
そして、このクランプの値は両抵抗体間の半導体の幅に
よつて自由に設定できる。なお、上記半導体の抵抗値は
約１００ＫΩ／口以上が好適である。，又、入出力用パ
ドと半導体装置の入出力端間の抵抗値はＭＯＳ型半導体
装置の場合、１〜１０ＫΩ程度に設定される。なお、上
記の２つの抵抗体と半導体を同一表面で同一材料で形成
するには抵抗体を高濃度に不純物がドープされた多結晶
シリコン、半導体を低濃度に不純物がドープされている
か、全くドープされていない多結晶シリコンを用いる。
よつて自由に設定できる。なお、上記半導体の抵抗値は
約１００ＫΩ／口以上が好適である。，又、入出力用パ
ドと半導体装置の入出力端間の抵抗値はＭＯＳ型半導体
装置の場合、１〜１０ＫΩ程度に設定される。なお、上
記の２つの抵抗体と半導体を同一表面で同一材料で形成
するには抵抗体を高濃度に不純物がドープされた多結晶
シリコン、半導体を低濃度に不純物がドープされている
か、全くドープされていない多結晶シリコンを用いる。
又放熱などを考慮した場合、入出力用パドと半導体装置
の入出力端間を結ぶ抵抗体の両側に半導体をはさんで固
定電位に保持された抵抗体を設けると良い。（５）実施
例以下、本発明一実施例を図面を用いて詳述する。
の入出力端間を結ぶ抵抗体の両側に半導体をはさんで固
定電位に保持された抵抗体を設けると良い。（５）実施
例以下、本発明一実施例を図面を用いて詳述する。
本実施例は抵抗体、半導体ともに多結晶シリコンを用い
ている。入保護される半導体装置嬶幻Ｓ型半導体装置の
ゲートである。入本実施例においては、入カパドとゲー
ト電極とを、結ぶ抵抗体の両側に半導体をはさんで、他
の固定電位に保持された抵抗体が設置されている。第２
図は同図ａに本発明の骨子を示す保護装置の平面図、同
図ｂにそのＡ−Ａ豫上の断面図を示している。
ている。入保護される半導体装置嬶幻Ｓ型半導体装置の
ゲートである。入本実施例においては、入カパドとゲー
ト電極とを、結ぶ抵抗体の両側に半導体をはさんで、他
の固定電位に保持された抵抗体が設置されている。第２
図は同図ａに本発明の骨子を示す保護装置の平面図、同
図ｂにそのＡ−Ａ豫上の断面図を示している。
ここで入カボンデイングパド゛２２より保護されるＭＯ
Ｓトランジスタのゲート３１を形成する多結晶シリコン
へは例えばｎ＋拡散した多結晶シリコン層による抵抗体
２６が形成されている。ここで、該多結晶シリコンによ
る抵抗体２６は、不純物のドープされていない、あるい
は極く小量の不純物が拡散されている多結晶シリコンに
よる半導体領域２４を隔てて、ｎ＋拡散された多結晶シ
リコンによる抵抗体領域２３，２５とつながつている。
なお、この領域２４を不純物の濃度で規定するなら１×
１０１３個／ｄ以下、抵抗値で規定するなら１００ＫΩ
／口以上と考えればよい。すなわち、断面図に示すよう
に抵抗体領域２６は、第２の抵抗体領域２３，２５と、
半導体領域２４の高抵抗層を隔てて接続されている。こ
の、高不純物含有の半導体領域２３，２５，２６は不純
物濃度で規定するなら１×１０１９個／ｄ以上、抵抗値
で規定するなら１ＫΩ／口以下と考えれば良い。
Ｓトランジスタのゲート３１を形成する多結晶シリコン
へは例えばｎ＋拡散した多結晶シリコン層による抵抗体
２６が形成されている。ここで、該多結晶シリコンによ
る抵抗体２６は、不純物のドープされていない、あるい
は極く小量の不純物が拡散されている多結晶シリコンに
よる半導体領域２４を隔てて、ｎ＋拡散された多結晶シ
リコンによる抵抗体領域２３，２５とつながつている。
なお、この領域２４を不純物の濃度で規定するなら１×
１０１３個／ｄ以下、抵抗値で規定するなら１００ＫΩ
／口以上と考えればよい。すなわち、断面図に示すよう
に抵抗体領域２６は、第２の抵抗体領域２３，２５と、
半導体領域２４の高抵抗層を隔てて接続されている。こ
の、高不純物含有の半導体領域２３，２５，２６は不純
物濃度で規定するなら１×１０１９個／ｄ以上、抵抗値
で規定するなら１ＫΩ／口以下と考えれば良い。
第２図の装置の動作を第３図により説明する。
第３図は、第２図の抵抗体領域２３，２６間、或いは、
抵抗体領域２５，２６間の電流一電圧特性である。ここ
で、高抵抗の半導体領域２４の巾がＷ＝１００μｍのと
き両端子間の抵抗は１０１がΩ以上でほぼ完全に絶縁さ
れている。然るに、Ｌ一３μｍの装置では１０Ｖ以．Ｊ
，Ｌ＝５μｍの装置では２５Ｖ以上の電圧が両端に加わ
つたとき、この装置は導通する。すなわち、本装置の第
２の抵抗体領域２３，２５を接地したとき、入力ピンに
過大電圧が加わつても、Ｌ＝３μｍの保護装置では±１
０〜１５Ｖ，．Ｌ＝５μｍの保護装置では±２５〜±３
０Ｖにクランプされる。ずなわちゲート絶縁膜に過大な
電圧が加わることはない。また、本発明の保護装置は、
保護用の抵抗２９が第１の抵抗体２６に一体化されてい
るため、入力ピンに過大電圧が加わつても、ゲート電極
″３１では、尖頭値はなまつて小さい電圧となる。以上
の説明において、第２の抵抗体領域２３，２５は接地電
位とした力（例えは電源電位など他の電位としてもよい
ことはもちろんである。本発明の利点は以下のものであ
る。
抵抗体領域２５，２６間の電流一電圧特性である。ここ
で、高抵抗の半導体領域２４の巾がＷ＝１００μｍのと
き両端子間の抵抗は１０１がΩ以上でほぼ完全に絶縁さ
れている。然るに、Ｌ一３μｍの装置では１０Ｖ以．Ｊ
，Ｌ＝５μｍの装置では２５Ｖ以上の電圧が両端に加わ
つたとき、この装置は導通する。すなわち、本装置の第
２の抵抗体領域２３，２５を接地したとき、入力ピンに
過大電圧が加わつても、Ｌ＝３μｍの保護装置では±１
０〜１５Ｖ，．Ｌ＝５μｍの保護装置では±２５〜±３
０Ｖにクランプされる。ずなわちゲート絶縁膜に過大な
電圧が加わることはない。また、本発明の保護装置は、
保護用の抵抗２９が第１の抵抗体２６に一体化されてい
るため、入力ピンに過大電圧が加わつても、ゲート電極
″３１では、尖頭値はなまつて小さい電圧となる。以上
の説明において、第２の抵抗体領域２３，２５は接地電
位とした力（例えは電源電位など他の電位としてもよい
ことはもちろんである。本発明の利点は以下のものであ
る。
まず第一に本発明を、ＭＯＳトランジスタのゲート電極
への入力ピンに用いた場合、従来のように基板シリコン
中に保護ダイオードが形成されないため、サイリスタが
オンすることは絶対にない。すなわち、ラツチアツプが
生じない。同様に出力ピンに本発明の保護装置を用いた
とき、出力端のｎ＋拡散層またはＰ＋拡散層に本保護装
置が接続されるが、ポンテイングパドに近い端でまず電
流が流れ、保護機能が働くため、内部のｐ−ｎ接合に到
るまで時間遅れを十分とれば、同様にサイリスタがオン
しない。つぎに本装置は、きわめて簡単な構成であるた
ノめ、面積が小さいという利点をもつ。
への入力ピンに用いた場合、従来のように基板シリコン
中に保護ダイオードが形成されないため、サイリスタが
オンすることは絶対にない。すなわち、ラツチアツプが
生じない。同様に出力ピンに本発明の保護装置を用いた
とき、出力端のｎ＋拡散層またはＰ＋拡散層に本保護装
置が接続されるが、ポンテイングパドに近い端でまず電
流が流れ、保護機能が働くため、内部のｐ−ｎ接合に到
るまで時間遅れを十分とれば、同様にサイリスタがオン
しない。つぎに本装置は、きわめて簡単な構成であるた
ノめ、面積が小さいという利点をもつ。
また、本実施例に用いている多結晶シリコンは、相補型
ＭＯＳＩＣをシリコンゲート法で製作する場合には、マ
スク枚数を増加させることなく従来法とまつたく同一の
プロセスで製作できる。
ＭＯＳＩＣをシリコンゲート法で製作する場合には、マ
スク枚数を増加させることなく従来法とまつたく同一の
プロセスで製作できる。
すなわち、不純物を添加していない多結晶シリコンを被
着後、所望の基板の一部およびゲート多結晶シリコンに
不純物を添加する工程は、不純物を添加しない部分にＳ
ｉＯ２膜をかぶせて行なうが、このＳｉＯ２膜を第２図
２４の部分に被着して不純物の拡散またはイオン打込み
を行なえば第２図の構造を実現することができる。又以
上の説明において多結晶シリコンへはｎ型不純物を導入
する実施例のみ記載したがこの不純物はｎ型に限定され
ずＰ型のものでもよい。なお、上述した実施例において
は、第１、第２の抵抗体として高濃度に不純物がドープ
された多結晶シリコン、半導体として、低濃度に不純物
がドープされた多結晶シリコンを用いたが、その他、抵
抗体として多結晶ゲルマニウベガリウムヒ素等の半導体
、モリブデン、タングステン等の金属、半導体として真
性のゲルマニウム、ガリウムヒ素等を用いても良いこと
は言うまでもない。
着後、所望の基板の一部およびゲート多結晶シリコンに
不純物を添加する工程は、不純物を添加しない部分にＳ
ｉＯ２膜をかぶせて行なうが、このＳｉＯ２膜を第２図
２４の部分に被着して不純物の拡散またはイオン打込み
を行なえば第２図の構造を実現することができる。又以
上の説明において多結晶シリコンへはｎ型不純物を導入
する実施例のみ記載したがこの不純物はｎ型に限定され
ずＰ型のものでもよい。なお、上述した実施例において
は、第１、第２の抵抗体として高濃度に不純物がドープ
された多結晶シリコン、半導体として、低濃度に不純物
がドープされた多結晶シリコンを用いたが、その他、抵
抗体として多結晶ゲルマニウベガリウムヒ素等の半導体
、モリブデン、タングステン等の金属、半導体として真
性のゲルマニウム、ガリウムヒ素等を用いても良いこと
は言うまでもない。
（６）まとめ
以上詳述してきたように、本発明の保護装置は半導体装
良特に相補型ＭＯＳ半導体装置に極めて有効である。
良特に相補型ＭＯＳ半導体装置に極めて有効である。
第１図は従来の相補型ＭＯＳ集積回路の保護、第２図は
、本発明の保護装置の一実施例を示す図、第３図１ま本
発明の保護装置の電鳳電圧特性を示す図である。
、本発明の保護装置の一実施例を示す図、第３図１ま本
発明の保護装置の電鳳電圧特性を示す図である。
Claims (1)
- 【特許請求の範囲】 １ 半導体装置が形成された半導体基板表面に、絶縁膜
を介して、上記半導体装置の入力又は出力端と外部接続
のためのパドとを接続する第１の抵抗体と、該第１の抵
抗体の少なくとも一部に、半導体をはさんで対向し、固
定電位に保持された第２の抵抗体とを有し、上記半導体
は上記パドに過大電圧が印加されるときに、上記第１、
第２の抵抗体間を導通して過大電圧をクランプすること
を特徴とする半導体装置の保護装置。 ２ 上記第１及び第２の抵抗体の抵抗値が１ＫΩ／□以
下、上記半導体の抵抗値が１００ＫΩ／□以上であるこ
とを特徴とする特許請求の範囲第１項記載の半導体装置
の保護装置。 ３ 上記第１、第２の抵抗体、および上記半導体が多結
晶シリコンからなることを特徴とする特許請求の範囲第
１項記載の半導体装置の保護装置。 ４ 上記第１、及び第２の抵抗体である多結晶シリコン
の不純物濃度が１×１０＾１＾９個／ｃｍ＾３以上であ
り、上記半導体である多結晶シリコンの不純物濃度が１
×１０＾１＾３個／ｃｍ＾３以下であることを特徴とす
る特許請求の範囲第３項記載の半導体装置の保護装置。 ５ 上記第１の抵抗体と、上記半導体と、上記第２の抵
抗体とが上記絶縁膜の表面で横方向にのびていることを
特徴とする特許請求の範囲第１項、第２項、第３項又は
第４項記載の半導体装置の保護装置。 ６ 上記保護されるべき半導体装置がＭＯＳ型半導体装
置であり、上記第１の抵抗体が上記ＭＯＳ型半導体装置
の入力ゲート電極に接続されているこことを特徴とする
特許請求の範囲第１項記載の半導体装置の保護装置。 ７ 上記ＭＯＳ型半導体装置が相補型ＭＯＳ半導体装置
であることを特徴とする特許請求の範囲第６項記載の半
導体装置の保護装置。 ８ 上記第２の抵抗体が保持される固定電位が接地電位
或いは電源電位であることを特徴とする特許請求の範囲
第１項、第２項、又は第３項記載の半導体装置の保護装
置。 ９ 上記第２の抵抗体が上記半導体をはさんで上記第１
の抵抗体の少なくとも一部の両側に配置されていること
を特徴とする特許請求の範囲第１項、第２項又は第３項
記載の半導体装置の保護装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52095045A JPS5910587B2 (ja) | 1977-08-10 | 1977-08-10 | 半導体装置の保護装置 |
| NL787808060A NL7808060A (nl) | 1977-08-10 | 1978-07-31 | Halfgeleiderelement. |
| US05/929,959 US4261004A (en) | 1977-08-10 | 1978-08-01 | Semiconductor device |
| DE2834759A DE2834759C2 (de) | 1977-08-10 | 1978-08-08 | Schutzeinrichtung für die isolierte Gate-Elektrode eines MOS-Halbleiterbauelements |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52095045A JPS5910587B2 (ja) | 1977-08-10 | 1977-08-10 | 半導体装置の保護装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5429984A JPS5429984A (en) | 1979-03-06 |
| JPS5910587B2 true JPS5910587B2 (ja) | 1984-03-09 |
Family
ID=14127088
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP52095045A Expired JPS5910587B2 (ja) | 1977-08-10 | 1977-08-10 | 半導体装置の保護装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4261004A (ja) |
| JP (1) | JPS5910587B2 (ja) |
| DE (1) | DE2834759C2 (ja) |
| NL (1) | NL7808060A (ja) |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55134976A (en) * | 1979-04-09 | 1980-10-21 | Nec Corp | Semiconductor device |
| JPS5737876A (en) * | 1980-08-20 | 1982-03-02 | Hitachi Ltd | Semiconductor integrated circuit apparatus |
| JPS5825264A (ja) * | 1981-08-07 | 1983-02-15 | Hitachi Ltd | 絶縁ゲート型半導体装置 |
| JPS5856355A (ja) * | 1981-09-30 | 1983-04-04 | Hitachi Ltd | 半導体集積回路装置 |
| US4599639A (en) * | 1982-04-19 | 1986-07-08 | Texas Instruments Incorporated | Process protection for individual device gates on large area MIS devices |
| DE3334167A1 (de) * | 1983-09-21 | 1985-04-04 | Siemens AG, 1000 Berlin und 8000 München | Halbleiterdiode |
| JPS60152055A (ja) * | 1984-01-20 | 1985-08-10 | Matsushita Electric Ind Co Ltd | 相補型ｍｏｓ半導体装置 |
| US4757363A (en) * | 1984-09-14 | 1988-07-12 | Harris Corporation | ESD protection network for IGFET circuits with SCR prevention guard rings |
| JPS61185962A (ja) * | 1985-02-13 | 1986-08-19 | Nec Corp | 相補型ｍｏｓ集積回路 |
| US5136348A (en) * | 1986-10-08 | 1992-08-04 | Nippondenso Co., Ltd. | Structure and manufacturing method for thin-film semiconductor diode device |
| JP2545527B2 (ja) * | 1987-01-23 | 1996-10-23 | 沖電気工業株式会社 | 半導体装置 |
| US5214497A (en) * | 1988-05-25 | 1993-05-25 | Hitachi, Ltd. | Polycrystalline silicon resistor for use in a semiconductor integrated circuit having a memory device |
| DE4308624A1 (de) * | 1993-03-18 | 1994-09-22 | Abb Management Ag | MOS-gesteuertes Leistungshalbleiterbauelement |
| WO2004023555A1 (ja) | 2002-09-09 | 2004-03-18 | Sanyo Electric Co., Ltd. | 保護素子 |
| JP4535668B2 (ja) * | 2002-09-09 | 2010-09-01 | 三洋電機株式会社 | 半導体装置 |
| US7199446B1 (en) * | 2003-02-18 | 2007-04-03 | K2 Optronics, Inc. | Stacked electrical resistor pad for optical fiber attachment |
| JP4939749B2 (ja) | 2004-12-22 | 2012-05-30 | オンセミコンダクター・トレーディング・リミテッド | 化合物半導体スイッチ回路装置 |
| JP4939750B2 (ja) * | 2004-12-22 | 2012-05-30 | オンセミコンダクター・トレーディング・リミテッド | 化合物半導体スイッチ回路装置 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE1803392A1 (de) * | 1968-10-16 | 1970-06-18 | Siemens Ag | Schutzvorrichtung fuer einen Feldeffekttransistor |
| US3739238A (en) * | 1969-09-24 | 1973-06-12 | Tokyo Shibaura Electric Co | Semiconductor device with a field effect transistor |
| JPS5513433B2 (ja) * | 1974-08-29 | 1980-04-09 | ||
| US4110776A (en) * | 1976-09-27 | 1978-08-29 | Texas Instruments Incorporated | Semiconductor integrated circuit with implanted resistor element in polycrystalline silicon layer |
-
1977
- 1977-08-10 JP JP52095045A patent/JPS5910587B2/ja not_active Expired
-
1978
- 1978-07-31 NL NL787808060A patent/NL7808060A/xx not_active Application Discontinuation
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Also Published As
| Publication number | Publication date |
|---|---|
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| NL7808060A (nl) | 1979-02-13 |
| DE2834759A1 (de) | 1979-02-15 |
| JPS5429984A (en) | 1979-03-06 |
| DE2834759C2 (de) | 1983-11-03 |
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