JPS5887628A - エンコ−ダ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、パラレル２進データのビットの値が、上位あ
るいは下位からみて最初にｏｌから＋１″、または“１
”からＯ″に反転する桁を高速に検出する機能を有する
回路に関するものである。

以下では簡単のため、データのピット長を１６ビツトと
し、そのビットの値が最上位桁ＣＭＳＢ）から数えて最
初に１１１から１０７に反転する桁を検出する機能をも
ったエンコーダ回路について説明する。

従来、２進データＡＩ６＾Ａ、（Ａ、６：　ＭＳＢ）の
ＭＳＢから数えて最初に値が７１１から９０″に反転す
る桁を検出し、２４ビツトの２進データ２４〜ｚ１とし
て出力する回路は第１図の構成をとっている。１はデー
タＡＩ６〜Ａ、を入力として、ビ、ットが最初に”１”
からｆＯ“に反転した桁から下位の桁すべてを＋＋００
にセットするＡＮＤアレイ（ＡＲＲＡＹ）回路であシ、
この回路の出力を８１６〜Ｂ１とする。回路１の機能を
具体的に説明すると、前段のＡＮＤゲートの出カ町とＡ
１−１が次段のＡＮＤゲートに入力され、その結果出力
Ｂ１−１が Ｂ１−、：＝（Ｂ１ｎＡ４−１）　　　（ｉ＝１６．・
＝−・曲、２）として得られるものである。ただしＢ１
６”Ａｌ１であるｏ２は出力ＢＩ６〜Ｂ】を入力として
、反転桁のみ１１１１１を、他の桁にはすべて”ｏｌ′
を出力するＥＸＣＬＵＳ　ＩＶＥ−ＯＲアレイ回路であ
る。この回路の出力をＣＩ６〜ｃ１とする。ただしＣ，
＝＝　Ｂ、である。３は出力ｃ１６〜Ｃ４を入力として
、これを２進符号に変換する回路で、出方２４〜ｚ１は
、データＡＩ６〜Ａ。

の値がＭＳＢから数えて最初に反転する桁は何桁目であ
るかを示す。

上記のエンコーダ回路の中で、演算時間が最もかかるの
は１のＡＮＤプレイ回路の部分であり、ここでは信号は
１５段のＡＮＤゲートを通過する。そのため、エンコー
ダ回路の高速性が著しく妨げられるという欠点を有する
。

本発明は、上記の欠点を解決するために、ＡＮＤプレイ
の機能を高速に実行する回路を用いることによって、エ
ンコーダ回路の高速化を図ることを特徴としたもので、
以下これを具体的に説明する。

第２図は、ＡＮＤアレイ回路１と同一の機能を高速に実
行する回路を含む本発明の一実施例である。

これは１６ビツトのＡＮＤプレイを２．３，３，４゜４
ビツトの部分ＡＮＤ　７　Ｌ’　イ８１　ｔ　Ｂ２，８
３．　Ｂ４．８５に分割し、上位ビットに対応する部分
アレイの出力が１″である場合とＩｏ”である場合の両
方について、あらかじめ部分アレイ内の各桁の入力Ａ。

に対する出力を求め、上位部分アレイの最下位桁の出力
を受けて、その値に応じて、あらかじめ求めておいた出
力候補を選択出力するという機能を用いることにより、
ＡＮＤアレイ機能の高速化を達成するものである。

第１図のＡＮＤプレイ回路１の機能は、入力ＡＩ６〜Ａ
、に対し、出力ＢＩ６〜Ｂｌ　を ａｌ−、＝　　ＩＪ　　ｎ　　Ａ４−、）　　　＜＋＝
ｘｅｈ−・−，２）として出力するものであるが、ここ
で、入力Ａｉ−。

がｌｌＱ＃である場合には８ｉ−、：：”０″となり、
次段以降のＡＮＤゲートのＢ入力はすべてｌｌＯ”とな
るから、結局、出力Ｂｉ−＋がＩＱＩである桁より下位
の桁において、Ｂ入力とＡ入力とのＡＮＤをとる操作は
冗長となる。

本発明においては、第５桁の町が＃０１であれば、それ
よりも下位部分アレイのＢ出力として、ＡＮＤゲートを
介することなく直ちにＩＯＩ′を選択出力するよう構成
する。

この機能を実現するだめの各部分アレイを構成するセル
１１〜２６の具体的な構成を第３図に示す。

第３図（ａ）は、各部分アレイの最上位桁に対応するセ
ルで、上位部分アレイの出力を入力ＢＤＩＪとし、その
桁の入力をＡＩＮとしたときに、ＢＩＮの値に応じて、
その桁の出力ＢＯＵＴを選択する回路である。

このセルは、アースに接続された一定出力（第■の候補
出力）と、入力ＡＩＮに対応した出力（第２の候補出力
）を出力する部分３１を有し、さらにこれらの出力を選
択する選択回路３２を有している。

入力可、がｌｏ−のときはスイッチとして図に示されて
いる選択回路３１は点ａｌ！：ｂを接続して第１の候補
出力を選択し、入力Ｂ（Ｈが”ｌ−のときは点ａとＣを
接続して第２の候補出方を選択する。

この選択回路３１は０Ｍ０８回路で構成することができ
、その場合、トランスファーゲートが使用できる。

第３図（ｂ）は、同一アレイ内の隣接する上位セルから
の出力Ｓｏを入力８■とし、その桁の入力をＡＩＮとし
たとき、二者のＡＮＤをとった出力Ｓ。と、隣接上位セ
ルからの出力がｌｌｏ”である場合のその桁の出力（す
なわち”０”）とを、上位部分アレイの出力ＢＩＮの値
に応じて選択する機能を持ったセルである。具体的には
このセルは、アースに接続された一定出力（第１の候補
出力）と、入力ｓ■とＡＩＮとのＡＮＤをとるＡＮＤ回
路３５の出力（第２の候補出力）を出力し得る回路３３
を有し、さらに、これらの２つの出方を上位部分アレイ
の出力ＢＩＮの値に応じて選択する選択回路３４を有し
ている。

この選択回路３４は前記の選択回路３２と同じ構成のも
のである。このような構成に基づく本実施例の回路の演
算時間を見積もると以下のようになる。

ただし、第３図（ｂ）のＡＮＤゲートの遅延時間をＴ１
セル中の選択回路の遅延時間を０，５Ｔとする。以下、
本回路の最大遅延を与える経路について時間を追って説
明する。

まず、ｔ−０で入力Ａ１６〜Ａ１が定まるものとする。

ｔ＝Ｔではセル１′２内のＡＮＤゲートの出力が定まり
、ｌ＝１．５ＴでＢｔｓが定まる。また、ｔ：２Ｔでセ
ル１５のＡＮＤゲートの出力が定まるから、ｔ；２．５
Ｔで８１２が定まる。

一方、部分アレイＳ３においてはｔ　＝　２Ｔでセル１
８のＡＮＤゲート出力が定まっているから、Ｂ１□が定
まると直ちにセル１８の選択回路を駆動し、その結果ｔ
　＝　３ＴでＢ、が定まる。また、ｔ−３Ｔでセル２２
のＡＮＤ出力が定まるから、セル２２の選択回路をＢ９
が駆動することによりｔ　＝　３．５　Ｔで８５が定ま
る。Ｂ５はただちにセル２６の選択回路を駆動し、その
結果ｔ＝４Ｔで８１が定まる。

以上、最大遅延経路についてのみ触れたが、８１５１　
Ｂ１２１　Ｂ９およびＢ５は次段の部分プレイの各桁に
同時に入力されるため、そのアレイ内の各桁の選択回路
は同時に動作することになる。従って、同一の部分アレ
イ内に属するＢ出方は同時に出方される。すなわち、ｔ
＝ｏでＡ１６〜Ａ、が入力されたとき、 ｔ　＝　１＋５ＴでＢＩＳ　ｍ　ｓ、５ｔ　＝　２．５
７でＢ１４　＊　Ｂ１３’　ＢＩ□ｔ″′：３ＴでＢＩ
Ｉ　＋　８１０”　９ｔ　＝　３＋５ＴでＢ８．　Ｂ７
．　Ｂ６．　Ｂ５ｔ＝４ＴでＢ４　、　Ｂ３　＋　Ｂ２
　ｅ　Ｂ１がそれぞれ定まる。

また、一般に、選択回路の遅延時間をαＴ（α〉Ｏ）と
したときのデータの桁配分については、部分アレイ数を
ｎ１最下位部分アレイの桁数をｍとしたときに、 ｍ　二（ｎ　−１）α となることを目安に、データの桁配分および部分プレイ
数の最適化を行えば、最下位部分アレイの最下位桁ＡＮ
Ｄゲートと、上位部分アレイのＢ出力が同時に定まるこ
とになり、従って、Ａ１６〜Ａ、入ガ、後ｎαＴの遅延
で８１６〜Ｂ、が定まる。

Ｂ１６〜Ｂ１は１Ｂ１６と８１５・　８１５と６１４・
　Ｂ１４とＢＩ３パ゛゛′・Ｂ、、　トＢ、　ノヘ７　
テＥＸＣＬＵＳＩＶＥ−ＯＲ７Ｖ　イ回１１１２　Ｋ　
並列的に入力され、出力としてＣＩ６〜Ｃ２が定まる。

ただしＣに８１となる。ＣＩ６〜Ｃ１は、ＡＩ６〜Ａ１
のうち、ＭＳＢから数えて最初に値が反転する桁に対応
する桁のみ１１１で、その他の桁はｌＯｌであるような
データである。

Ｃ＋ｓ＾０１は１６−４ビツト２進変換回路３に入力さ
れ、その結果出力２４〜２．が得られる。

以上、簡単のために入力データＡ１６〜Ａ、の値がＭＳ
Ｂから数えて最初に１１１から０°に反転するビットの
位置を検出する回路について記したが１本回路を用いて
、入力データの値がＭＳＢから数えて最初に１０１から
６１″に反転するビットの位置を検出する機能を実現す
るには、あらかじめＡＩ６〜Ａ１をビット反転回路圧入
力し、その出力ＡＩ６〜Ａ１を本回路の入力とすればよ
い。さらに、２の補数表示のような入力データに対して
は、ＭＳＢピントをみてそれがＩＱＩならば反転し、′
ｌｌ′ならば非反転となる機能を有する変換回路を用い
ればよい。

また、本エンコーダ＠路と同等の機能を、ＡＮＤゲ〜ト
の代シにＯＲゲートを用いることにより実現することが
できる。第１図の１においてＡＮＤアレイをＯＲアレイ
に置きかえれば、前段のＯＲゲートの出力Ｂ、と入力Ａ
　Ｉ−ｔが、次段のＯＲゲートに入力され、その出力Ｂ
１−０は Ｂｉ、　　＝　（８ｉ　　ＩＪ　Ａｉ、　）　　　（１
＝１６．・・・・・・・・・、２）として得られるから
、ＯＲアレイはデータＡＩ６〜Ａ。

の値がＭＳＢから数えて最初に１０１から１１１に反転
した桁から下位の桁すべてをｌ１１″にセットする。

以上説明した回路の効果を以下に具体的に示す。

従来のエンコーダ回路において、データＡＩ６〜Ａ。

を入力後、ｚ４〜ｚ１を出力するまでに要する時間ＴＥ
は、 ＴＥ　　”　　ＴＡＲ”　ＴＥＸ　”　ＴＺただし、Ｔ
ＡＲはＡＮＤアレイ回路１．ＴＥＸはＥＸＣＬＵＳＩＶ
Ｅ−ＯＲゲート、ＴＺは１６−４ビツト２進変換回路３
のそれぞれ遅延時間である。ここで、ＴＥＸ〜Ｔ、　Ｔ
Ｚ＝５Ｔとすれば、従来のＡＮＤアレイ回路においては
ＴＡＲ＝１５Ｔであるから、結局ＴＥユ２１７となる。

ここで第２図の高速ＡＮＤアレイ回路を用いれば、ＴＡ
Ｒ＝４Ｔとなり、その結果Ｔｇ＝１０Ｔとなり、エンコ
ーダ回路全体の遅延時間は従来の約５０％となるから、
その高速化は明らかである。

本発明のエンコーダ回路は、例えば高速な演算回路にお
ける正規化回路に適用することができる。

正規化回路は演算結果の桁落ちを判定し、その落ちた桁
数だけデータをシフトする機能を有するが、本エンコー
ダ回路の入力ＡＩ６〜Ａ１にデータを入カスレバ、ＥＸ
ＣＬＵＳＩＶＥ　−ＯＲ回路２の出力ＣＩ６〜ＣＩから
、ＭＳＢから数えて桁落ちの数に対応する桁のみに１１
”が立つデータが高速に得られるので１その出力をシフ
ター圧導入すればよい。

あるいは、並列比較形φ変換器において、各識別レベル
に対応するコンパレータ出力が、高レベル側からみて１
０１１からＩｌｌに反転する桁を、反転術より低レベル
側に符号誤りが生じていても正しく高速に検出する回路
に適用できる。

【図面の簡単な説明】

第１図は従来の１６ピツト工ンコーダ回路、第２図は本
発明のエンコーダ回路、第３図はプレイ中のセルである
。 １　・・・・・・・・・ＡＮＤアレイ回路、　２・・・
・・・・・・ＥＸＣＬＵＳ　ＩＶＥ−ＯＲアレイ回路、
　３・・・・・・・・　１６−４ビツト２進変換回路、
１１〜２６・・・・・・・・・セル。 第３図 （０） Ｓｏ　”　ＡＩＮ Ｂｏｕｖ”　１ＡｔＮｎ　Ｂｔｎｌ　　　　　’ＢＩＮ
　　　　ＢＯＵＴ Ｓｏ　　１ｌ（ＡｔＮｎｓｌｌ

Claims (1)

1. 【特許請求の範囲】 Ｎ桁（Ｎ）ｌ）の入力２進データの桁数に応じた数のセ
   ルからなるプレイを有し、 該アレイは複数個の部分アレイに分割され、下位の桁に
   対応する部分アレイは上位の桁に対応する部分プレイの
   桁数と同じまたはそれ以上の桁数に対応するセルを有し
   、 前記各セルは、当該桁の入力２進データにかかわらず一
   定である第１の候補出力および当該桁の入力２進データ
   に対応した第２の候補出力をそれぞれ出力し得る第１の
   回路と、上位に位置する部分アレイの最下位桁の出力に
   より、第１の回路の前記２つの候補出力から１つの出力
   を選択して出力する第２の回路とを有し、 さらに、このようにして出力された信号の互いに隣り合
   う桁同士のＥＸＣＬＵＳＩＶＥ−ＯＲをとってその結果
   を出力する第３の回路と、第３の回路の出力を人力とし
   、それをＭ桁（Ｍ＞１）の２進データに変換して出力す
   る第４の回路を有することを特徴とするエンコーダ回路
   。