JPS6019237A - 正規化回路 - Google Patents
正規化回路Info
- Publication number
- JPS6019237A JPS6019237A JP12721283A JP12721283A JPS6019237A JP S6019237 A JPS6019237 A JP S6019237A JP 12721283 A JP12721283 A JP 12721283A JP 12721283 A JP12721283 A JP 12721283A JP S6019237 A JPS6019237 A JP S6019237A
- Authority
- JP
- Japan
- Prior art keywords
- encoder
- bit
- circuit
- data
- transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
- G06F5/01—Methods or arrangements for data conversion without changing the order or content of the data handled for shifting, e.g. justifying, scaling, normalising
- G06F5/012—Methods or arrangements for data conversion without changing the order or content of the data handled for shifting, e.g. justifying, scaling, normalising in floating-point computations
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computing Systems (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は浮動小数点を扱う演算装置に用いられる正規化
回路に関する。
回路に関する。
二進浮動小数点はＮ＝ｍ・２ｅに表わされるように指数
部（ｅ）と仮数部（−とに分かれる。正規化とは与えら
れた仮数のフォーマット内で有効桁数を最大限に拡張す
る為に仮数の最上位ビット（以下ＭＯＢと称す）が”１
”になるように仮数を左シフトし、そのシフト数分指数
を補正することである。
部（ｅ）と仮数部（−とに分かれる。正規化とは与えら
れた仮数のフォーマット内で有効桁数を最大限に拡張す
る為に仮数の最上位ビット（以下ＭＯＢと称す）が”１
”になるように仮数を左シフトし、そのシフト数分指数
を補正することである。
正規化を実現する簡単な方法としては１ビツト左シフト
機能を有したハードウェアを用いて仮数のＭＳＢが′１
″になるかをチェックし指数を補正する方法があるが、
この方法では仮数のＭＳＢより連続する“０”のビット
数分だけシフト動作とＭ８Ｂチェックと指数補正が必要
となり正規化に要する時間が非常に長くなる。
機能を有したハードウェアを用いて仮数のＭＳＢが′１
″になるかをチェックし指数を補正する方法があるが、
この方法では仮数のＭＳＢより連続する“０”のビット
数分だけシフト動作とＭ８Ｂチェックと指数補正が必要
となり正規化に要する時間が非常に長くなる。
浮動小数点演算を行なう上で正規化処理は必要不可欠な
ものであり、演算処理が高速に実行できても正規化処理
が遅いと全体的な浮動小数点演算速度を著しく低下させ
てしまうという欠点がある。
ものであり、演算処理が高速に実行できても正規化処理
が遅いと全体的な浮動小数点演算速度を著しく低下させ
てしまうという欠点がある。
本発明の目的は、上記の欠点を除去し、高速に正規化を
行なうことのできる正規化回路を提供することにある。
行なうことのできる正規化回路を提供することにある。
〔発明のＭ４成〕
本発明の正規化回路は、データの上位のビットの値が′
０″ならば上位からの伝達信号を下位に伝え、値が“ｔ
ｅｌならば下位へ伝えない信号伝達手段と、前記伝達信
号がアクティブでありかつ前記の値が′ｌ＃の状態を検
出する検出手段とを有する論理ブロックを複数個備え、
データの最上位ビットも含めて最上位ビットに一番近い
１１″を検出する先行壱検出回路と、該先行壱検出回路
の出力をコード化するエンコーダとを含んで構成される
。
０″ならば上位からの伝達信号を下位に伝え、値が“ｔ
ｅｌならば下位へ伝えない信号伝達手段と、前記伝達信
号がアクティブでありかつ前記の値が′ｌ＃の状態を検
出する検出手段とを有する論理ブロックを複数個備え、
データの最上位ビットも含めて最上位ビットに一番近い
１１″を検出する先行壱検出回路と、該先行壱検出回路
の出力をコード化するエンコーダとを含んで構成される
。
次に、本発明の実施例について図面を用いて説明する。
第１図は本発明の一実施例の回路図である。
この実施例は、データの上位のビットの値が＠０１１な
らば上位からの伝達信号（伝達線Ｂを伝わる信号）を下
位に伝え、値が′ｌ″ならば下位へ伝えない信号伝達手
段としてのトランジスタＴｒ２と。
らば上位からの伝達信号（伝達線Ｂを伝わる信号）を下
位に伝え、値が′ｌ″ならば下位へ伝えない信号伝達手
段としてのトランジスタＴｒ２と。
伝達信号がアクティブでありかつ前記の値が１”の状態
を検出する検出手段としてのＮ ０１１．ゲート４とを
有する論理ブロックを複数個（１〜１５〜１−０）と制
御信号Ａと信号φ１とを入力するＮＯＲゲート３と、デ
ィスチャージトランジスタ’Ｉ’ｒ３とを備え、データ
の最上位ビットも含めて最上位ビットに一番近い１”を
検出する先行壱検出回路１と、この先行壱検出回路１の
出力をコード化するエンコーダ２とを含んで構成される
。先行壱検出回路１は、データＤ□５〜ＤｏのうちＭ２
Ｓ（この場合Ｄ１．）を含めＭＯＢに一番近い１″を検
出し、エンコーダ２は先行壱検出回路１からの出力８１
５〜Ｓｏをビット位置に対応したコードに変換する。
を検出する検出手段としてのＮ ０１１．ゲート４とを
有する論理ブロックを複数個（１〜１５〜１−０）と制
御信号Ａと信号φ１とを入力するＮＯＲゲート３と、デ
ィスチャージトランジスタ’Ｉ’ｒ３とを備え、データ
の最上位ビットも含めて最上位ビットに一番近い１”を
検出する先行壱検出回路１と、この先行壱検出回路１の
出力をコード化するエンコーダ２とを含んで構成される
。先行壱検出回路１は、データＤ□５〜ＤｏのうちＭ２
Ｓ（この場合Ｄ１．）を含めＭＯＢに一番近い１″を検
出し、エンコーダ２は先行壱検出回路１からの出力８１
５〜Ｓｏをビット位置に対応したコードに変換する。
更に評しく説明すると、論理ブロック１−１５〜１−０
は同一ブロックでプリチャージトランジスタＴｒｉ％
ＮＯＲゲート４．インバータ５とトランジスタスイッチ
Ｔｒ２から構成され、ＭＯＢに一番近い”１”のビット
位置に対応した選択線Ｓｎがアクティブになる。エンコ
ーダ２は出力線Ｅ３〜Ｅｏをプリチャージするプリチャ
ージトランジスタＴｒ４と先行壱検出回路の選択■Ｓｎ
により制御されるトランジスタＱ□〜Ｑｍから構成され
アクティブな選択線により先行壱のビット位置に対応す
るコードを出力する。
は同一ブロックでプリチャージトランジスタＴｒｉ％
ＮＯＲゲート４．インバータ５とトランジスタスイッチ
Ｔｒ２から構成され、ＭＯＢに一番近い”１”のビット
位置に対応した選択線Ｓｎがアクティブになる。エンコ
ーダ２は出力線Ｅ３〜Ｅｏをプリチャージするプリチャ
ージトランジスタＴｒ４と先行壱検出回路の選択■Ｓｎ
により制御されるトランジスタＱ□〜Ｑｍから構成され
アクティブな選択線により先行壱のビット位置に対応す
るコードを出力する。
第２図にエンコーダ２の・トランジスタＱ０〜Ｑｍの配
置を示す。
置を示す。
第２図は選択線ＳＩｓ〜Ｓｏと出力線Ｅ３〜Ｅ０の交点
にトランジスタＱ１〜Ｑｍが存在しているかいないかを
示したもので、○印を入れた所にはトランジスタが存在
し、空白の所はトランジスタが存在しないことを示Ｊ゛
。例えば１選択線Ｓ１４と出力線Ｅｏとの交点にはトラ
ンジスタが存在しない。
にトランジスタＱ１〜Ｑｍが存在しているかいないかを
示したもので、○印を入れた所にはトランジスタが存在
し、空白の所はトランジスタが存在しないことを示Ｊ゛
。例えば１選択線Ｓ１４と出力線Ｅｏとの交点にはトラ
ンジスタが存在しない。
４１図でトランジスタＱ７の下の所にトランジスタが存
在しないことを意味する。このエンコーダ２によりシフ
トすべきビット数が２進数表示にて出力線Ｅ３〜Ｅ０に
出力される。
在しないことを意味する。このエンコーダ２によりシフ
トすべきビット数が２進数表示にて出力線Ｅ３〜Ｅ０に
出力される。
第３図は先行壱検出回路とエンコーダの真理値を示す図
である。
である。
データＤＩ５〜Ｄ０は全ビット０を除くとＭＯＢより連
続する“０″の個数によって１６通りの場合に分けられ
る。前記１６通りのデータに対して選択ずべき出力Ｓ１
５〜Ｓ０を示し、゛さらに正規化する為のシフト数とエ
ンコーダ２の出力を示す。
続する“０″の個数によって１６通りの場合に分けられ
る。前記１６通りのデータに対して選択ずべき出力Ｓ１
５〜Ｓ０を示し、゛さらに正規化する為のシフト数とエ
ンコーダ２の出力を示す。
第４図は第１図に示す一実施例の動作時のタイミングチ
ャートである。
ャートである。
第４図を用いて第１図に示す一実施例の動作について説
明する。
明する。
まず、クロックφ１がアクティブで制御信号λが”０℃
とき（Ｔ０期間）はＮＯＲゲート３の出力が′０″であ
りディスチャージトランジスタＴｒ３はオフ、プリチャ
ージトランジスタＴｒ１はオンとなり、伝達線Ｂはプリ
チャージされる。伝達線Ｂが′１”になるとＮＯＲゲー
ト４の出力Ｓｎはインアクティブ状態（＠０＃）になる
。
とき（Ｔ０期間）はＮＯＲゲート３の出力が′０″であ
りディスチャージトランジスタＴｒ３はオフ、プリチャ
ージトランジスタＴｒ１はオンとなり、伝達線Ｂはプリ
チャージされる。伝達線Ｂが′１”になるとＮＯＲゲー
ト４の出力Ｓｎはインアクティブ状態（＠０＃）になる
。
一方、エンコーダ２はゲート回路Ｑ１〜Ｑｍが全でオフ
し、プリチャージトランジスタＴｒ４がオンして出力線
Ｅ３〜Ｅｌ、は′１”レベルにプリチャージされる。
し、プリチャージトランジスタＴｒ４がオンして出力線
Ｅ３〜Ｅｌ、は′１”レベルにプリチャージされる。
次にｓ ”０時点になるとクロックφｌがインアクチイ
ブに遷移し、Ｎ０Ｉ（；ゲート３は１”レベルになり、
ディスチャージトランジスタＴｒ３はオンし、伝達ＩＪ
Ｂはディスチャージされる。このとき入力データＩ）ｉ
ｓが０”のとき、インバータ５の出力はｆｉｌ”となり
、トランジスタスイッチＴｒ２はオンし、論理ブロック
１−１４の伝達線Ｃもディスチャージされる。またＮＯ
Ｒゲート４の入力が６１”レベルであるため伝達線Ｂ
ｉ： ”ｏ″レベル遷移しても出力Ｓ□５は６０Ｈレベ
ルのままである。
ブに遷移し、Ｎ０Ｉ（；ゲート３は１”レベルになり、
ディスチャージトランジスタＴｒ３はオンし、伝達ＩＪ
Ｂはディスチャージされる。このとき入力データＩ）ｉ
ｓが０”のとき、インバータ５の出力はｆｉｌ”となり
、トランジスタスイッチＴｒ２はオンし、論理ブロック
１−１４の伝達線Ｃもディスチャージされる。またＮＯ
Ｒゲート４の入力が６１”レベルであるため伝達線Ｂ
ｉ： ”ｏ″レベル遷移しても出力Ｓ□５は６０Ｈレベ
ルのままである。
しかし、入力データＤ１５が′１′″のときはインバー
タ５の出力は１１０″となりトランジスタスイッチＴｒ
２はオフし論理ブロック１−１４の伝達線Ｃはディスチ
ャージされず′１”レベルのままであるためＳ１４ ＋
Ｓ１１！ｌ ＋ ”’ ＳＯはインアクティブ（’ｏ
”）のままになる。論理ブロック１−１５の伝達線Ｂは
６０″になりＮＯＲゲート４の出力８１５は−１”レベ
ルに遷移する。この遷移により論理ブロック２−１５の
トランジスタＱｌ〜Ｑ４はオンし、エンコーダ２の出力
Ｅ３〜Ｂ、は全てディスチャージされ”０″レベルにな
る。すなわち、入力データＤｎが６０″のときはＮＯＲ
ゲートの出力Ｓｎをインアクティブのままにし、かつト
ランジスタスイッチＴｒ２をオンし下位の論理ブロック
の伝達線をディスチャージする。また入力データＤｎが
′１″のときはそれより下位論理ブロックの出力５ｎ−
１・・・Ｓｏをインアクティブ状態のままにする。
タ５の出力は１１０″となりトランジスタスイッチＴｒ
２はオフし論理ブロック１−１４の伝達線Ｃはディスチ
ャージされず′１”レベルのままであるためＳ１４ ＋
Ｓ１１！ｌ ＋ ”’ ＳＯはインアクティブ（’ｏ
”）のままになる。論理ブロック１−１５の伝達線Ｂは
６０″になりＮＯＲゲート４の出力８１５は−１”レベ
ルに遷移する。この遷移により論理ブロック２−１５の
トランジスタＱｌ〜Ｑ４はオンし、エンコーダ２の出力
Ｅ３〜Ｂ、は全てディスチャージされ”０″レベルにな
る。すなわち、入力データＤｎが６０″のときはＮＯＲ
ゲートの出力Ｓｎをインアクティブのままにし、かつト
ランジスタスイッチＴｒ２をオンし下位の論理ブロック
の伝達線をディスチャージする。また入力データＤｎが
′１″のときはそれより下位論理ブロックの出力５ｎ−
１・・・Ｓｏをインアクティブ状態のままにする。
このような構成により先行壱検出回路１はＭ２Ｒを含め
ＭＯＢに一番近い′１″を検出することができ、エンコ
ーダ２は正規化に必要なシフト数を２進数にて出力する
ことができる。
ＭＯＢに一番近い′１″を検出することができ、エンコ
ーダ２は正規化に必要なシフト数を２進数にて出力する
ことができる。
上記実施例においては１６ビツトデータにて説明したが
３２ビツト、６４ビツトデータについても本発明は適用
でき、また、プログラムによる正規化との差はビット幅
が大きいほど大きく１倍精度の浮動小数点（仮数部５２
ビツト）においては数百倍もの差が生じる。
３２ビツト、６４ビツトデータについても本発明は適用
でき、また、プログラムによる正規化との差はビット幅
が大きいほど大きく１倍精度の浮動小数点（仮数部５２
ビツト）においては数百倍もの差が生じる。
本発明の正規化回路は Ｔ１期間と１２期によりシフト
すべきビット数を検出できるためバレルシフタと組合°
せて高速で正規化が実現できる。
すべきビット数を検出できるためバレルシフタと組合°
せて高速で正規化が実現できる。
以上詳細に説明したように１本発明は、短時間で正規化
に必要なシフトすべきビット数を検出することができ、
高速に正規化を行うことができるという効果を有する。
に必要なシフトすべきビット数を検出することができ、
高速に正規化を行うことができるという効果を有する。
第１図は本発明の一実施例の回路図、第２図は第１図に
示すエンコーダのトランジスタの配置を示す配置図、第
３図は第１図に示すエンコーダの真理値を示す図、第４
図は第１図に示す一実施例を動作させるときのタイミン
グチャートである。 １・・・・・・先行壱検出回路、２・・・・・・エンコ
ーダ、３゜４・・・・・・ＮＯＲゲート、５・・・・・
・インバータ、Ｔｒｉ・・・・・・プリチャージトラン
ジスタ、Ｔｒ２・曲・トランジスタスイッチ、Ｔｒ３・
・・・・・ディスチャージトランジスタ、Ｔｒ４・・・
・・・ブリチャ・−ジトランジスタ。 １０
示すエンコーダのトランジスタの配置を示す配置図、第
３図は第１図に示すエンコーダの真理値を示す図、第４
図は第１図に示す一実施例を動作させるときのタイミン
グチャートである。 １・・・・・・先行壱検出回路、２・・・・・・エンコ
ーダ、３゜４・・・・・・ＮＯＲゲート、５・・・・・
・インバータ、Ｔｒｉ・・・・・・プリチャージトラン
ジスタ、Ｔｒ２・曲・トランジスタスイッチ、Ｔｒ３・
・・・・・ディスチャージトランジスタ、Ｔｒ４・・・
・・・ブリチャ・−ジトランジスタ。 １０
Claims (1)
- データの上位のビットの値が′Ｏ″ならば上位からの伝
達信号を下位に伝え、値が１″ならば下位へ伝えない信
号伝達手段と、前記伝達信号がアクティブでありかつ前
記の値が１”の状態を検出する検出手段とを有する論理
ブロックを複数個備え、データの最上位ビットも含めて
最上位ビットに一番近いパＩＮを検出する先行壱検出回
路と、該先行壱検出回路の出力をコード化するエンコー
ダとを含むことを特徴とする正規化回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12721283A JPS6019237A (ja) | 1983-07-13 | 1983-07-13 | 正規化回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12721283A JPS6019237A (ja) | 1983-07-13 | 1983-07-13 | 正規化回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6019237A true JPS6019237A (ja) | 1985-01-31 |
| JPH0551932B2 JPH0551932B2 (ja) | 1993-08-04 |
Family
ID=14954494
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12721283A Granted JPS6019237A (ja) | 1983-07-13 | 1983-07-13 | 正規化回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6019237A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61267823A (ja) * | 1985-03-18 | 1986-11-27 | テキサス インスツルメンツ インコ−ポレイテツド | 検出装置 |
| JPS63298521A (ja) * | 1987-05-29 | 1988-12-06 | Nec Corp | ビットスキャン回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5887628A (ja) * | 1981-11-20 | 1983-05-25 | Nippon Telegr & Teleph Corp <Ntt> | エンコ−ダ回路 |
-
1983
- 1983-07-13 JP JP12721283A patent/JPS6019237A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5887628A (ja) * | 1981-11-20 | 1983-05-25 | Nippon Telegr & Teleph Corp <Ntt> | エンコ−ダ回路 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61267823A (ja) * | 1985-03-18 | 1986-11-27 | テキサス インスツルメンツ インコ−ポレイテツド | 検出装置 |
| JPS63298521A (ja) * | 1987-05-29 | 1988-12-06 | Nec Corp | ビットスキャン回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0551932B2 (ja) | 1993-08-04 |
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