JPS5887843A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS5887843A JPS5887843A JP56185406A JP18540681A JPS5887843A JP S5887843 A JPS5887843 A JP S5887843A JP 56185406 A JP56185406 A JP 56185406A JP 18540681 A JP18540681 A JP 18540681A JP S5887843 A JPS5887843 A JP S5887843A
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- JP
- Japan
- Prior art keywords
- groove
- sio2
- etching
- needle
- needles
- Prior art date
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- Pending
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Classifications
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/01—Manufacture or treatment
- H10W10/011—Manufacture or treatment of isolation regions comprising dielectric materials
- H10W10/012—Manufacture or treatment of isolation regions comprising dielectric materials using local oxidation of silicon [LOCOS]
- H10W10/0121—Manufacture or treatment of isolation regions comprising dielectric materials using local oxidation of silicon [LOCOS] in regions recessed from the surface, e.g. in trenches or grooves
- H10W10/0123—Manufacture or treatment of isolation regions comprising dielectric materials using local oxidation of silicon [LOCOS] in regions recessed from the surface, e.g. in trenches or grooves using auxiliary pillars in the regions
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/10—Isolation regions comprising dielectric materials
- H10W10/13—Isolation regions comprising dielectric materials formed using local oxidation of silicon [LOCOS], e.g. sealed interface localised oxidation [SILO] or side-wall mask isolation [SWAMI]
Landscapes
- Local Oxidation Of Silicon (AREA)
- Drying Of Semiconductors (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置の製造方法に関し詳しくは、良好な
絶縁分離領域を形、収することのでさる半導体装置の製
造方法に関する。
絶縁分離領域を形、収することのでさる半導体装置の製
造方法に関する。
半導体集潰回路において、５ＩＯ２を用いた素子の絶縁
分離が行われている。しかし、バイポーラＬＳＩにおい
て用いられるアイソプレーナ法ではＳｌの選択酸化によ
り１〜２μｍの厚いＳ１０□全ｆＩｅｇするｉめ、バー
ドビーク（Ｂｉ ｒｄｓ ｌ３ｅａｋ ）と呼ば扛る
素子領域へのｓｉｏ、のくい込みが生じ、素子の微細化
の妨げになっている。このため、絶縁分離に心安な深嘔
の溝を形成し、０．２μｍ程度の薄い５ｉ０２全形成し
ｔ後、５１０２の堆積または多結晶シリコン（ｐｏｉｙ
Ｓｉ）の選択成長を用いて溝を充填し平坦化する方法が
提案式れている（％開昭５４−３２２７）。
分離が行われている。しかし、バイポーラＬＳＩにおい
て用いられるアイソプレーナ法ではＳｌの選択酸化によ
り１〜２μｍの厚いＳ１０□全ｆＩｅｇするｉめ、バー
ドビーク（Ｂｉ ｒｄｓ ｌ３ｅａｋ ）と呼ば扛る
素子領域へのｓｉｏ、のくい込みが生じ、素子の微細化
の妨げになっている。このため、絶縁分離に心安な深嘔
の溝を形成し、０．２μｍ程度の薄い５ｉ０２全形成し
ｔ後、５１０２の堆積または多結晶シリコン（ｐｏｉｙ
Ｓｉ）の選択成長を用いて溝を充填し平坦化する方法が
提案式れている（％開昭５４−３２２７）。
しかしながら、溝を充填する方法として５Ｉ０２を堆積
する方法は、厚い５ｉｏ２膜を堆積した後堆槓膜厚の分
たけ基板衣向上の８’０２にエツチングする必要がアリ
、工程が頃雑でかつ平坦度の制御性に難点がある。ｐｏ
ｌｙＳｉを選択成長する方法は、選択成長の種となるＳ
ｌｋ溝の底に残す方法に難点がめる。
する方法は、厚い５ｉｏ２膜を堆積した後堆槓膜厚の分
たけ基板衣向上の８’０２にエツチングする必要がアリ
、工程が頃雑でかつ平坦度の制御性に難点がある。ｐｏ
ｌｙＳｉを選択成長する方法は、選択成長の種となるＳ
ｌｋ溝の底に残す方法に難点がめる。
不発明は、絶縁分離のための溝全形収する際に溝の底面
に突起を残すことＶｉｍよって、傅い８皿酸化膜を形成
するたけて溝を充填したり、あるｌ／１は、ｐｏｌｙＳ
ｉ 選択成長の５塊とｌるＳｌを溝内に容易に残す方
法を提供するものである。
に突起を残すことＶｉｍよって、傅い８皿酸化膜を形成
するたけて溝を充填したり、あるｌ／１は、ｐｏｌｙＳ
ｉ 選択成長の５塊とｌるＳｌを溝内に容易に残す方
法を提供するものである。
夾施汐す１
第１図（イブに示すように、Ｓｌ基板１上に５ｉｏ２膜
２會杉戚し、ホトエツチング法によって給縁分離に用い
る領域３を開口する。続いてＣＣｔ４と０２の混合ガス
を用いた反応性スパッタエツチング法によってＳｉの選
択エツチング＋ｈう。エツチング条件として、たとえば
、０２混合比２０％、エツチングガス圧力１３ Ｐ ａ
Ａ％周波電力密度０．５Ｗ ／ ｃｍ ２ を選ぶと
、エツチング部には第１図（ロ）に示すように、多数の
針状突起４が形成さ７′Ｌる。針状突起４はエツチング
面に８１０２の、［うな物質が再付着しエツチングマス
（Ｃなることによって形成場′ｎたと考えら扛るＳｌの
針である。針の径は０．２μｍ以下でエツチング面全体
に均一に形成さ扛、その体積はエツチング溝の；３０〜
５０％である。このようなエツチングの後に厚さ約０．
２μｒｎの５ｉｏ２を熱酸化によって形成すると、第１
図１慢に示すように、針状突起はほぼ溝を充填する５ｉ
Ｏ７の針５になる。ｓｉｏ、の８１５の周囲には微小な
間隙６ができるが、間隙６の１／２以上の厚さ０） ３
１０２ ’ｉ（ＣＶＤ （Ｃｈｅｌ旧Ｃａ Ｉ ’Ｊ
２ｊ ｐＯｒｌ）ｅｐｏｓｉｔ ｉｏｎ ）法で付着
す扛ば容易に表面平坦化が達成さる。
２會杉戚し、ホトエツチング法によって給縁分離に用い
る領域３を開口する。続いてＣＣｔ４と０２の混合ガス
を用いた反応性スパッタエツチング法によってＳｉの選
択エツチング＋ｈう。エツチング条件として、たとえば
、０２混合比２０％、エツチングガス圧力１３ Ｐ ａ
Ａ％周波電力密度０．５Ｗ ／ ｃｍ ２ を選ぶと
、エツチング部には第１図（ロ）に示すように、多数の
針状突起４が形成さ７′Ｌる。針状突起４はエツチング
面に８１０２の、［うな物質が再付着しエツチングマス
（Ｃなることによって形成場′ｎたと考えら扛るＳｌの
針である。針の径は０．２μｍ以下でエツチング面全体
に均一に形成さ扛、その体積はエツチング溝の；３０〜
５０％である。このようなエツチングの後に厚さ約０．
２μｒｎの５ｉｏ２を熱酸化によって形成すると、第１
図１慢に示すように、針状突起はほぼ溝を充填する５ｉ
Ｏ７の針５になる。ｓｉｏ、の８１５の周囲には微小な
間隙６ができるが、間隙６の１／２以上の厚さ０） ３
１０２ ’ｉ（ＣＶＤ （Ｃｈｅｌ旧Ｃａ Ｉ ’Ｊ
２ｊ ｐＯｒｌ）ｅｐｏｓｉｔ ｉｏｎ ）法で付着
す扛ば容易に表面平坦化が達成さる。
このようなｓｉｏ、の充填法は工程が簡単で、形成さｎ
た領域はその周辺部が熱酸化による良質の５ｉ０２でか
つ中身の８１０２は微小な間隙によってＳｉ基板加熱時
の応力発生全緩和する構造になっているため、半導体素
子の絶縁分離領域に適する。
た領域はその周辺部が熱酸化による良質の５ｉ０２でか
つ中身の８１０２は微小な間隙によってＳｉ基板加熱時
の応力発生全緩和する構造になっているため、半導体素
子の絶縁分離領域に適する。
実施例２
実施りＯｌはドライエツチングの栄件を選択して針状の
多数の突起を溝内に形成したが、本実施列は、第２図に
示すように、微細なマスク１１を用いて異方性エツチン
グを行い、微細なＳｉ突起１２を形成した。Ｓｉ突起１
２の幅が間隙１３の幅の約０．８倍以上ならば熱酸化に
よって溝全完全に充填する５ｉｎ２１４を形成すること
かでさる。
多数の突起を溝内に形成したが、本実施列は、第２図に
示すように、微細なマスク１１を用いて異方性エツチン
グを行い、微細なＳｉ突起１２を形成した。Ｓｉ突起１
２の幅が間隙１３の幅の約０．８倍以上ならば熱酸化に
よって溝全完全に充填する５ｉｎ２１４を形成すること
かでさる。
Ｓｉ突起１２の幅がこ扛よりも小心いと熱酸化後も間隙
が残るためＣＶＤ法等で埋める必要があり、Ｓ１突起１
２の幅がこｎよりも太さいと熱酸化後の充填領域にＳｉ
が残る。絶縁耐圧に必要な５ｉ０２が充填領域の周辺に
形成でさ扛ばよいので、第３図に示すように充填領域の
周辺に微細なエツチング溝２２を形成し残りの部分には
Ｓｉ４そのまま突起２３として残しておいてもよい。
が残るためＣＶＤ法等で埋める必要があり、Ｓ１突起１
２の幅がこｎよりも太さいと熱酸化後の充填領域にＳｉ
が残る。絶縁耐圧に必要な５ｉ０２が充填領域の周辺に
形成でさ扛ばよいので、第３図に示すように充填領域の
周辺に微細なエツチング溝２２を形成し残りの部分には
Ｓｉ４そのまま突起２３として残しておいてもよい。
実施列３
本実施輿」はエツチング溝に突起を残した後に、選択成
長全行なって、溝内の充填を行なうものである。
長全行なって、溝内の充填を行なうものである。
第４図（イノは、ＣＣＬ４と０２の混合ガスを用いた反
応性スバツタエツナ／グ法（エツチング条件は、ガス圧
力３〜１５Ｐａ％ 高周波電力密度０．２〜０．６Ｗ／
ロ２）によって針状突起３１會待った溝全形成し、約０
．２μｍのＳ ｔ ０２膜３２全熱酸化によって表面に
形成した後、針状突起３１間の間隙を埋め込むように約
０．３μｍの１）Ｏ１ｙＳＩ３３を全面に付着した状態
である。続いて１ｌｏｌｙＳｉ付着膜厚分たけｐｏｌｙ
Ｓｉ ’に等方的にエツチングすると、針状突起の底の
部分にｐｏｌｙＳｉエツチング残り３４が生じる。この
ｐｏｌｙＳｉを種にして１）ｏｌｙＳｉの選択成長を行
うことによって、エツチング溝を充填するｐｏｌｙＳｉ
ａ ｓカ得らｎる。ｐｏｌｙＳｉ表面に熱酸化膜３６
を形成すると、外部が５ｉ０２内部がｐｏｌｙＳｉの充
填領域になる。
応性スバツタエツナ／グ法（エツチング条件は、ガス圧
力３〜１５Ｐａ％ 高周波電力密度０．２〜０．６Ｗ／
ロ２）によって針状突起３１會待った溝全形成し、約０
．２μｍのＳ ｔ ０２膜３２全熱酸化によって表面に
形成した後、針状突起３１間の間隙を埋め込むように約
０．３μｍの１）Ｏ１ｙＳＩ３３を全面に付着した状態
である。続いて１ｌｏｌｙＳｉ付着膜厚分たけｐｏｌｙ
Ｓｉ ’に等方的にエツチングすると、針状突起の底の
部分にｐｏｌｙＳｉエツチング残り３４が生じる。この
ｐｏｌｙＳｉを種にして１）ｏｌｙＳｉの選択成長を行
うことによって、エツチング溝を充填するｐｏｌｙＳｉ
ａ ｓカ得らｎる。ｐｏｌｙＳｉ表面に熱酸化膜３６
を形成すると、外部が５ｉ０２内部がｐｏｌｙＳｉの充
填領域になる。
以上のように、エツチング溝の底面に突起を形成するこ
とによって、Ｐｏ１ｙＳｉのＣＶＤと等方性エツチング
といった従来の技術を用いて容易に溝の底面のみに選択
成長の種になるＩ’ｏｌｙＳｉを残すことかでさる。
とによって、Ｐｏ１ｙＳｉのＣＶＤと等方性エツチング
といった従来の技術を用いて容易に溝の底面のみに選択
成長の種になるＩ’ｏｌｙＳｉを残すことかでさる。
第１図乃至第４図は、それぞｆＬ本発明の異なる実施例
を説明するための工程図である。 １・・・Ｓｌ基板、２，３２・・・５ｉｏ２膜、４，１
２゜高 １ 図 Ｉ Ｚ 図 １ ￥３ ３ 図 １ 亮 ４ 図 ３
を説明するための工程図である。 １・・・Ｓｌ基板、２，３２・・・５ｉｏ２膜、４，１
２゜高 １ 図 Ｉ Ｚ 図 １ ￥３ ３ 図 １ 亮 ４ 図 ３
Claims (1)
- １、半導体基板の絶縁分離領域全形成すべき部分に、多
数の細い突起を内部に有する溝を形成する工程と上記溝
内の突起全酸化もしくは上記突起上に多結晶シリコンヲ
破着させることによって上記溝を充填する工程を含むこ
とを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56185406A JPS5887843A (ja) | 1981-11-20 | 1981-11-20 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56185406A JPS5887843A (ja) | 1981-11-20 | 1981-11-20 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5887843A true JPS5887843A (ja) | 1983-05-25 |
Family
ID=16170232
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56185406A Pending JPS5887843A (ja) | 1981-11-20 | 1981-11-20 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5887843A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5472903A (en) * | 1994-05-24 | 1995-12-05 | United Microelectronics Corp. | Isolation technology for sub-micron devices |
| US12593664B2 (en) | 2022-03-18 | 2026-03-31 | Kabushiki Kaisha Toshiba | Method of manufacturing structure and method of manufacturing capacitor |
-
1981
- 1981-11-20 JP JP56185406A patent/JPS5887843A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5472903A (en) * | 1994-05-24 | 1995-12-05 | United Microelectronics Corp. | Isolation technology for sub-micron devices |
| US12593664B2 (en) | 2022-03-18 | 2026-03-31 | Kabushiki Kaisha Toshiba | Method of manufacturing structure and method of manufacturing capacitor |
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