JPS59181529A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPS59181529A JPS59181529A JP58053604A JP5360483A JPS59181529A JP S59181529 A JPS59181529 A JP S59181529A JP 58053604 A JP58053604 A JP 58053604A JP 5360483 A JP5360483 A JP 5360483A JP S59181529 A JPS59181529 A JP S59181529A
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- Japan
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- hole
- region
- substrate
- silicon
- epitaxial growth
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
- H10P14/20—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials
- H10P14/29—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials characterised by the substrates
- H10P14/2901—Materials
- H10P14/2902—Materials being Group IVA materials
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-
- H—ELECTRICITY
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- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
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- H—ELECTRICITY
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- H10P14/3404—Deposited materials, e.g. layers characterised by the chemical composition being Group IVA materials
- H10P14/3411—Silicon, silicon germanium or germanium
Landscapes
- Element Separation (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明の技術分野
本発明は半導体装置およびその製造方法、特に半導体基
層中に不純物領域を有する半導体装置およびその製造方
法に係る。
層中に不純物領域を有する半導体装置およびその製造方
法に係る。
（２）従来技術と問題点
半導体基板に不純物領域を形成することは集積回路と切
っても切れない技術である。泥１図を酔照して従来技術
の不純物領域形成方法を訝明する。
っても切れない技術である。泥１図を酔照して従来技術
の不純物領域形成方法を訝明する。
例えば、ｐ形シリコン基板１１の表面に酸化暇（ＳＩＯ
２）あるいは窒化膜（ＳｉＮ）などの絶縁膜１２を形成
し、不純物領域を形成すべき領域に窓開けする。そして
、全面にアンチモン・シリケート・ガラス（５ｂＳＧ
）あるいはホスフォシリケートガラス（ＰＳＧ）などを
被着して（図中の層１３）加熱すれば、５ｂＳＧ層、
ＰＳＧ層１３中のｓｂ、ｐがｐ形シリコン基板１１中に
熱拡散するので、その拡散領域がｎ形の不純物領域１４
となる。
２）あるいは窒化膜（ＳｉＮ）などの絶縁膜１２を形成
し、不純物領域を形成すべき領域に窓開けする。そして
、全面にアンチモン・シリケート・ガラス（５ｂＳＧ
）あるいはホスフォシリケートガラス（ＰＳＧ）などを
被着して（図中の層１３）加熱すれば、５ｂＳＧ層、
ＰＳＧ層１３中のｓｂ、ｐがｐ形シリコン基板１１中に
熱拡散するので、その拡散領域がｎ形の不純物領域１４
となる。
しかし、こうした熱拡散法に依る場合には、拡散速度は
不純物濃度や温度の関数なのでｎ影領域は漸進的な濃度
勾配を持ち、半導体基板のｐ影領域との間に急峻な境界
はない。、又、その結果として、不純物領域の形成にお
いて境界を明確にコントロールすることができない。こ
のことは半導体基板内に複雑な構成を持つ不純物領域を
正確に制御して形成することを阻害する。更に、拡散は
等方向に進行するので、不純物領域はいつも横方向およ
び縦（深さ）方向にほぼ等しい広が９を持たざるをえな
い。このことは、例えば、素子の微細化に伴って縦長の
不純物領域が望ましい場合などに不都合である。
不純物濃度や温度の関数なのでｎ影領域は漸進的な濃度
勾配を持ち、半導体基板のｐ影領域との間に急峻な境界
はない。、又、その結果として、不純物領域の形成にお
いて境界を明確にコントロールすることができない。こ
のことは半導体基板内に複雑な構成を持つ不純物領域を
正確に制御して形成することを阻害する。更に、拡散は
等方向に進行するので、不純物領域はいつも横方向およ
び縦（深さ）方向にほぼ等しい広が９を持たざるをえな
い。このことは、例えば、素子の微細化に伴って縦長の
不純物領域が望ましい場合などに不都合である。
尚、所謂イオン注入法によって不純物領域を形成するこ
ともできるが、この場合も基板光面領域へのイオン注入
後熱処理（アニール）する必要があるので上記と同じ問
題を孕んでいる。
ともできるが、この場合も基板光面領域へのイオン注入
後熱処理（アニール）する必要があるので上記と同じ問
題を孕んでいる。
（３）発明の目的
本発明は、以上如き従来技術の問題点に鑑み、半導体基
層内における境界が明瞭でコントロール可能々不純物領
域を有する半導体装置及びその製法を提供することを目
的とする。
層内における境界が明瞭でコントロール可能々不純物領
域を有する半導体装置及びその製法を提供することを目
的とする。
（４）発明の構成
そして、本発明は、半導体基ｊ脅に穴をあけ、そしてそ
の穴の中のみへの選択的なエピタキシャル成長を行なっ
てその穴を埋めることによって、上記目的を達成する。
の穴の中のみへの選択的なエピタキシャル成長を行なっ
てその穴を埋めることによって、上記目的を達成する。
こうして製造された半導体装置では、第２図を参照する
と、例えば、ｐ形シリコン基板２１中にｎ形シリコン領
域２２があり、ｐ影領域２１およびｎ影領域２２の不純
物濃度はそれぞれ一定であシ、従りてｐ影領域２１とｎ
影領域２２とｔ−ｔ？ｉψ１進的にではなく急激に階段
状に不純物および／またはその濃度が変化する。しかも
、ｎ影領域２２の形状はｐ形基板２１をエツチングして
形成した穴の形状によって規定されるのであるから、浅
くて横に長い形状はむろんのこと、幅狭で縦に長い形状
でも形成し得るものである。
と、例えば、ｐ形シリコン基板２１中にｎ形シリコン領
域２２があり、ｐ影領域２１およびｎ影領域２２の不純
物濃度はそれぞれ一定であシ、従りてｐ影領域２１とｎ
影領域２２とｔ−ｔ？ｉψ１進的にではなく急激に階段
状に不純物および／またはその濃度が変化する。しかも
、ｎ影領域２２の形状はｐ形基板２１をエツチングして
形成した穴の形状によって規定されるのであるから、浅
くて横に長い形状はむろんのこと、幅狭で縦に長い形状
でも形成し得るものである。
以下、本発明の実施例を用いて詳細に説明する。
（５）発明の実施例
第３図は本発明に依る半導体装置の製造方法を説明する
だめの一連の図である。例えば、ｐ形シリコン半導体基
板（不純物ニホウ累）３１の表面に絶縁膜を形成する。
だめの一連の図である。例えば、ｐ形シリコン半導体基
板（不純物ニホウ累）３１の表面に絶縁膜を形成する。
絶ＲＭは配化シリコン（３１０２）や窒化シリコン（’
５ＩＮ）が多く用いられるが、図示したものは、基板３
１の欠陥発生全防止するために表面を熱酸化して厚さ１
００ＯＸ程度のＳ ｉＯ２膜３２を形成した後、エピタ
キシャルノ１ツの品質向上のためにＳｉＮ膜３３を厚さ
１μｍ札１展被着して用いている。このＳ ｓ Ｏ２膜
３２およびＳｉＮ脱３３からなる絶縁膜および基板を全
面ドライエツチングすればｐ形シリコン基板３１内に穴
３４が形成される（第３図（イ））。この穴は１°う・
イエッチング法で形成すればマスク３２゜３３（′）ｔ
：・−１１，′１１（Ｃ４）何倍か深い縦長の穴にする
ことができ、あるいは浅く形成することもできる。勿論
、湿式のエツチング法によることもできるし、工。
５ＩＮ）が多く用いられるが、図示したものは、基板３
１の欠陥発生全防止するために表面を熱酸化して厚さ１
００ＯＸ程度のＳ ｉＯ２膜３２を形成した後、エピタ
キシャルノ１ツの品質向上のためにＳｉＮ膜３３を厚さ
１μｍ札１展被着して用いている。このＳ ｓ Ｏ２膜
３２およびＳｉＮ脱３３からなる絶縁膜および基板を全
面ドライエツチングすればｐ形シリコン基板３１内に穴
３４が形成される（第３図（イ））。この穴は１°う・
イエッチング法で形成すればマスク３２゜３３（′）ｔ
：・−１１，′１１（Ｃ４）何倍か深い縦長の穴にする
ことができ、あるいは浅く形成することもできる。勿論
、湿式のエツチング法によることもできるし、工。
テンプに方向性を与え、例えばＶ字形やＵ字形の前を堀
ることもできる。
ることもできる。
穴３４を形成後、直ちに選択的エピタキシャル成長を行
なってもよいが、そうすると穴の周辺部に成長する結晶
が中央部よシいくらか隆起する傾向がある。エピタキシ
ャル成長前に穴３４の壁面全体３５を湿式エツチングし
て横方向にエツチングすると、絶縁膜３２．３３の端部
３６が穴の周辺壁面に対して庇のように突き出して、こ
れは後のエピタキシャル成長の表面をより平坦化する効
果があることを見い出した（第３図（ロ））。
なってもよいが、そうすると穴の周辺部に成長する結晶
が中央部よシいくらか隆起する傾向がある。エピタキシ
ャル成長前に穴３４の壁面全体３５を湿式エツチングし
て横方向にエツチングすると、絶縁膜３２．３３の端部
３６が穴の周辺壁面に対して庇のように突き出して、こ
れは後のエピタキシャル成長の表面をより平坦化する効
果があることを見い出した（第３図（ロ））。
ここで、シリコンウェーハをＣＶＤ装置に装着し、反応
力スとして５ＩＨ２Ｃｔ２＋ＨＣ１、Ｓｉ′Ｈｃｅ３．
またに［Ｓ ｉ ＣＬ４のいずれかをＨ２ガスと共に導
入しつつ、０１〜１０ ＴｏｒＨの減圧下、シリコンウ
ェーハを８００〜１１００℃に加熱する。この第件下で
エピタキシャル成長を行なった場合、シリコン（Ｓｔ）
はシリコン基板３１上即ち穴３４．３５の中にのみ成長
し、絶縁膜３３上には付涜しない（第３図（ハ））。こ
れは、所諧選択的エビタキンヤル成長である。特に、本
元明者ら＆：ｉ２、反応ガスとしてＳ ＩＨＣｔ−、ま
だは５ｉＣｔ４を用いるとその選択性は１００％に達す
ることを先に見い出したが、本発明の半導体装置および
製法はそれによって初めて実用的なものとなる。絶縁膜
上に付着したシリコンだけを除去することはひどく困難
だからである。
力スとして５ＩＨ２Ｃｔ２＋ＨＣ１、Ｓｉ′Ｈｃｅ３．
またに［Ｓ ｉ ＣＬ４のいずれかをＨ２ガスと共に導
入しつつ、０１〜１０ ＴｏｒＨの減圧下、シリコンウ
ェーハを８００〜１１００℃に加熱する。この第件下で
エピタキシャル成長を行なった場合、シリコン（Ｓｔ）
はシリコン基板３１上即ち穴３４．３５の中にのみ成長
し、絶縁膜３３上には付涜しない（第３図（ハ））。こ
れは、所諧選択的エビタキンヤル成長である。特に、本
元明者ら＆：ｉ２、反応ガスとしてＳ ＩＨＣｔ−、ま
だは５ｉＣｔ４を用いるとその選択性は１００％に達す
ることを先に見い出したが、本発明の半導体装置および
製法はそれによって初めて実用的なものとなる。絶縁膜
上に付着したシリコンだけを除去することはひどく困難
だからである。
反応ガス中にｎ型不純物（例えばＰｆ（、、ＰＣＬ３’
）を加えればエピタキシャル領域３７をｎ影領域にする
ことができる。この場合、ｎ影領域３７内の不純物濃度
は一定であシ、シリコン基板３１の１）影領域に接する
境界面で急峻に噂不純物およびその濃度が変化し、ｐ影
領域では再び不純物濃度は一定である。
）を加えればエピタキシャル領域３７をｎ影領域にする
ことができる。この場合、ｎ影領域３７内の不純物濃度
は一定であシ、シリコン基板３１の１）影領域に接する
境界面で急峻に噂不純物およびその濃度が変化し、ｐ影
領域では再び不純物濃度は一定である。
尚、シリコン基板３１の表面が（１００）面であるとエ
ピタキシャル成長層の表面が平坦化する効果があるので
好適である。
ピタキシャル成長層の表面が平坦化する効果があるので
好適である。
第４図はバイポーラトランジスターなどの素子分離を選
択的エピタキシャル成長領域とした例を示す。ｐ形シリ
コン基板４１にｎ埋込層４２を形成した後、全面にｎ形
のエピタキシャル層４３を形成する。エピタキシャル層
４３の厚さは例えば２．５μｍである。それから、第３
図を用いて説明したのと同じ手順で、Ｓ ｉＯ２膜４４
上のＳｉＮ膜４５をマスクとして幅２μｍ１深さ３μｍ
の穴を開け、その中を選択的エピタキシャル成長を行な
って埋め、ｐ４−素子分１ｆｆｌｃ領域４６とする。装
置の微細化に伴ない、特定の深さは必要であるが幅はそ
れより短かくてよい素子分離領域が望壕れる場合等に、
本発明は有利である。
択的エピタキシャル成長領域とした例を示す。ｐ形シリ
コン基板４１にｎ埋込層４２を形成した後、全面にｎ形
のエピタキシャル層４３を形成する。エピタキシャル層
４３の厚さは例えば２．５μｍである。それから、第３
図を用いて説明したのと同じ手順で、Ｓ ｉＯ２膜４４
上のＳｉＮ膜４５をマスクとして幅２μｍ１深さ３μｍ
の穴を開け、その中を選択的エピタキシャル成長を行な
って埋め、ｐ４−素子分１ｆｆｌｃ領域４６とする。装
置の微細化に伴ない、特定の深さは必要であるが幅はそ
れより短かくてよい素子分離領域が望壕れる場合等に、
本発明は有利である。
第５図は本発明をＣＭＯ８に応用した例であシ、ｎ形基
層５１内にｐウェル領域５２を形成したところを示す。
層５１内にｐウェル領域５２を形成したところを示す。
ＣＭＯ８としてはとのｐウェル内にｎ形のソースおよび
ドレイン領域（図示せず）を形成するとともにｐウェル
の外のｎ形基層５１内にｐ形のソースおよびドレイン領
域（図示せず）を形成することになる。そ（７て、ｐ形
のソースまたはドレイン領域、ｎ形基層５１．ｐウェル
領域５２、そし７てｎ形ソースまたはドレイン領域は相
連なって全体で一種のサイリスク構造を成しているので
、所謂ラッチアップ現象が生じる。しかし、本発明に従
って、ｐウェル領域５２を、ｎ形基層５１に穴を開け、
その穴の中に選択的エピタキシャル成長させることによ
って形成するとすれば、選択的エピタキシャル成長を行
なう前に穴の底のｎ形基Ｎ５１の表面にイオン注入して
ｐ″−領域５３を形成しておくことが可能になる。ｐ領
域は例えば電子のライフを短かくする傾向があるので、
それをペースとする寄生バイポーラトランジスタの電流
増幅率を劣化させる作用があシ、従ってラッチアップを
防止する働きがある。尚、ｎ形基揄（エピタキシャル層
）５１をｎ＋基板５４上に形成すれは前記のサイリスタ
構造の中間に前出ｐ領域と同効果のあるｎ領域も一部分
介在することになシ、ラッチアップ防止効果がさらに高
められる。
ドレイン領域（図示せず）を形成するとともにｐウェル
の外のｎ形基層５１内にｐ形のソースおよびドレイン領
域（図示せず）を形成することになる。そ（７て、ｐ形
のソースまたはドレイン領域、ｎ形基層５１．ｐウェル
領域５２、そし７てｎ形ソースまたはドレイン領域は相
連なって全体で一種のサイリスク構造を成しているので
、所謂ラッチアップ現象が生じる。しかし、本発明に従
って、ｐウェル領域５２を、ｎ形基層５１に穴を開け、
その穴の中に選択的エピタキシャル成長させることによ
って形成するとすれば、選択的エピタキシャル成長を行
なう前に穴の底のｎ形基Ｎ５１の表面にイオン注入して
ｐ″−領域５３を形成しておくことが可能になる。ｐ領
域は例えば電子のライフを短かくする傾向があるので、
それをペースとする寄生バイポーラトランジスタの電流
増幅率を劣化させる作用があシ、従ってラッチアップを
防止する働きがある。尚、ｎ形基揄（エピタキシャル層
）５１をｎ＋基板５４上に形成すれは前記のサイリスタ
構造の中間に前出ｐ領域と同効果のあるｎ領域も一部分
介在することになシ、ラッチアップ防止効果がさらに高
められる。
第６図は本発明をＣＭＯ８に応用したもう一つの例を示
す。ｎ＋基板６１上にｎ形エピタキシャル層６２を形成
し、その中にｐウェル領域６３を選択的エピタキシャル
成長法で形成した点では第５図の例と同じである。ただ
し、今回は、ｎ形エピタキシャル層６２に穴を開けた後
、穴の中にＢＳＧ皮膜などを用いた熱拡散を行なって穴
の壁面の全面にｆ領域６４を形ル（し、しかる後に選択
的エピタキシャル成長法で穴の中を埋める。こうすれば
、ｐウェル６３とｎ形エピタキシャル層６２との境界面
全部にｐ領域６４が介在することになシ、ラッチアップ
防止効果が第５図の場合よシ更に高められる。
す。ｎ＋基板６１上にｎ形エピタキシャル層６２を形成
し、その中にｐウェル領域６３を選択的エピタキシャル
成長法で形成した点では第５図の例と同じである。ただ
し、今回は、ｎ形エピタキシャル層６２に穴を開けた後
、穴の中にＢＳＧ皮膜などを用いた熱拡散を行なって穴
の壁面の全面にｆ領域６４を形ル（し、しかる後に選択
的エピタキシャル成長法で穴の中を埋める。こうすれば
、ｐウェル６３とｎ形エピタキシャル層６２との境界面
全部にｐ領域６４が介在することになシ、ラッチアップ
防止効果が第５図の場合よシ更に高められる。
（６）発明の効果
以上の説明から明らかなように、本発明によシ、半導体
装置の半導体基層内に基層と不純物領域との境界が明瞭
でしかも不純物領域の形状の自由度も従来より拡大され
た不純物領域が＋１￥供される。
装置の半導体基層内に基層と不純物領域との境界が明瞭
でしかも不純物領域の形状の自由度も従来より拡大され
た不純物領域が＋１￥供される。
又、その結果、半導体装置の集積度増加（倣訓化）に寄
与するなどの効果もある。。
与するなどの効果もある。。
第１図は従来技術における不純物領域形成方法を説明す
るための半導体装置の部分断面図、第２図は本発明に依
る半導体装置の部分断面１９．第３図は本発明に依る製
法を説明するための工程１１緒の半導体装置の部分断面
図、第４図はバイポーラトランジスター形半導体装置の
部分断面図、第５図はＣＭＯ８のｐウェル部分の断面図
、第６図もＣ１ｖ）Ｏ３のｐウェル部分の断面図である
。 １１・・・基板、１２・・・絶縁膜、１３・・・５ｂＳ
Ｇ膜、１４・・・拡散領域、２１．３１・・・基ＩＶ’
ｉ、３２・・・Ｓ ｉ ０２膜、３３・・・ＳｊＮ膜、
３４・・穴、３６・・・庇、２２゜３７．４６．５２．
６３・・・選択的エピタキシャル領域。
るための半導体装置の部分断面図、第２図は本発明に依
る半導体装置の部分断面１９．第３図は本発明に依る製
法を説明するための工程１１緒の半導体装置の部分断面
図、第４図はバイポーラトランジスター形半導体装置の
部分断面図、第５図はＣＭＯ８のｐウェル部分の断面図
、第６図もＣ１ｖ）Ｏ３のｐウェル部分の断面図である
。 １１・・・基板、１２・・・絶縁膜、１３・・・５ｂＳ
Ｇ膜、１４・・・拡散領域、２１．３１・・・基ＩＶ’
ｉ、３２・・・Ｓ ｉ ０２膜、３３・・・ＳｊＮ膜、
３４・・穴、３６・・・庇、２２゜３７．４６．５２．
６３・・・選択的エピタキシャル領域。
Claims (1)
- 【特許請求の範囲】 １ 半導体基層および該半導体基層と不純物の７１ｆ類
または濃度が異々る該半導体基層内エビタギンヤル領域
を有する半導体装置であって、前記エピタキシャル領域
とこれを包囲する前記半導体基層との境界部において階
段状に不純物の種類または濃度が変化していることを特
徴とする半導体装置。 ２ 半導体基層に穴を形成し、その穴の中のみに選択的
にエビタギシャル成長を行なう工程を含むことを特徴と
する半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58053604A JPS59181529A (ja) | 1983-03-31 | 1983-03-31 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58053604A JPS59181529A (ja) | 1983-03-31 | 1983-03-31 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59181529A true JPS59181529A (ja) | 1984-10-16 |
Family
ID=12947485
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58053604A Pending JPS59181529A (ja) | 1983-03-31 | 1983-03-31 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59181529A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006049600A (ja) * | 2004-08-05 | 2006-02-16 | Fuji Electric Holdings Co Ltd | 半導体装置の製造方法 |
| US7063751B2 (en) | 2000-06-05 | 2006-06-20 | Denso Corporation | Semiconductor substrate formed by epitaxially filling a trench in a semiconductor substrate with a semiconductor material after smoothing the surface and rounding the corners |
| JP2008085082A (ja) * | 2006-09-27 | 2008-04-10 | Sony Corp | パワーｍｏｓｆｅｔ及び同パワーｍｏｓｆｅｔを有する半導体装置及び同パワーｍｏｓｆｅｔの製造方法 |
| JP2021009984A (ja) * | 2019-06-28 | 2021-01-28 | 株式会社東芝 | 結晶成長方法及び半導体装置 |
-
1983
- 1983-03-31 JP JP58053604A patent/JPS59181529A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7063751B2 (en) | 2000-06-05 | 2006-06-20 | Denso Corporation | Semiconductor substrate formed by epitaxially filling a trench in a semiconductor substrate with a semiconductor material after smoothing the surface and rounding the corners |
| DE10127231B4 (de) * | 2000-06-05 | 2012-01-05 | Denso Corporation | Herstellungsverfahren eines Halbleitersubstrats |
| JP2006049600A (ja) * | 2004-08-05 | 2006-02-16 | Fuji Electric Holdings Co Ltd | 半導体装置の製造方法 |
| JP2008085082A (ja) * | 2006-09-27 | 2008-04-10 | Sony Corp | パワーｍｏｓｆｅｔ及び同パワーｍｏｓｆｅｔを有する半導体装置及び同パワーｍｏｓｆｅｔの製造方法 |
| US7671424B2 (en) | 2006-09-27 | 2010-03-02 | Sony Corporation | Power MOSFET, semiconductor device including the power MOSFET, and method for making the power MOSFET |
| JP2021009984A (ja) * | 2019-06-28 | 2021-01-28 | 株式会社東芝 | 結晶成長方法及び半導体装置 |
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