JPS5889870A - 不揮発性可変抵抗素子 - Google Patents
不揮発性可変抵抗素子Info
- Publication number
- JPS5889870A JPS5889870A JP56188079A JP18807981A JPS5889870A JP S5889870 A JPS5889870 A JP S5889870A JP 56188079 A JP56188079 A JP 56188079A JP 18807981 A JP18807981 A JP 18807981A JP S5889870 A JPS5889870 A JP S5889870A
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- JP
- Japan
- Prior art keywords
- substrate
- gate
- vth
- potential
- source
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は抵抗値を任意の値に設定することかで勇、かつ
一旦設定したならばその後は新たに設定しなおす迄その
抵抗値を保存する、電気的に書勇かえ可能な不渾発性抵
抗素子に関するものである。
一旦設定したならばその後は新たに設定しなおす迄その
抵抗値を保存する、電気的に書勇かえ可能な不渾発性抵
抗素子に関するものである。
従来工・Ｃに於いては抵抗素子を内蔵した場合その抵抗
値はマスク上の設計及びプロセスで決まってしまい、一
旦製作したＩＣにおいて抵樅値を可変する事はできず、
どうしても抵抗値を調整したい時には予め多数本の抵抗
体を同時に作りこみ、外部へ端子を出してそれらの抵抗
体を直列又は並列等にいろいろ組み合わせて希望の抵抗
値を得ていた。これらの結果抵抗値精度が必要なＩＣに
おいては外部調篭端子が多数本必要となり、その煩雑さ
を避けて１はじめから外づけ抵抗体を用い３事を余儀な
くされる場合もあった。
値はマスク上の設計及びプロセスで決まってしまい、一
旦製作したＩＣにおいて抵樅値を可変する事はできず、
どうしても抵抗値を調整したい時には予め多数本の抵抗
体を同時に作りこみ、外部へ端子を出してそれらの抵抗
体を直列又は並列等にいろいろ組み合わせて希望の抵抗
値を得ていた。これらの結果抵抗値精度が必要なＩＣに
おいては外部調篭端子が多数本必要となり、その煩雑さ
を避けて１はじめから外づけ抵抗体を用い３事を余儀な
くされる場合もあった。
本発明はかかる欠点を除去し、外部へ少なくとも２本の
端子を出すことで任意の精度の抵抗値を設定でき、かつ
ＩＣの電源を切ってもその抵抗値は保存される新しい素
子を提供せんとするものである。
端子を出すことで任意の精度の抵抗値を設定でき、かつ
ＩＣの電源を切ってもその抵抗値は保存される新しい素
子を提供せんとするものである。
以下、図面を参照しながら詳細に述べる。
本発明の抵抗素子はＭＩＳ型トランジスタの非、線型電
流電圧特性を用いるものである。第１図には代表的な結
線の方法を示した。なお以下では便宜のためＮチャネル
型について説明するが、Ｐチャネル型でも全く同様に成
立する。第１図の（ａ）。
流電圧特性を用いるものである。第１図には代表的な結
線の方法を示した。なお以下では便宜のためＮチャネル
型について説明するが、Ｐチャネル型でも全く同様に成
立する。第１図の（ａ）。
（ｂ）はｖｔｈが正の場合つまりエンハンスメント型の
場合であり、第１図（ｃ）はｖｔｈ負つまりデプレッシ
ョン型の場合であるー。これらの電流−電圧特性は図に
示すごとく非線型でありこれを抵抗素子としてＩＣ内部
に用いる事は既に公知となっている。
場合であり、第１図（ｃ）はｖｔｈ負つまりデプレッシ
ョン型の場合であるー。これらの電流−電圧特性は図に
示すごとく非線型でありこれを抵抗素子としてＩＣ内部
に用いる事は既に公知となっている。
第２図にはＭＮＯ８構造の電気的書勇換よ可能な不揮発
メモリの構造を模式的に示した。ＭＮＯＳ構造の場合は
電子とホールの障壁の高さ等の差異があり一般にはＰチ
ャネル型が用いられているのでこの図ではあえてＰチャ
ネルで説明する。原理的にはＮチャネル型でも構造上の
差異はない。
メモリの構造を模式的に示した。ＭＮＯＳ構造の場合は
電子とホールの障壁の高さ等の差異があり一般にはＰチ
ャネル型が用いられているのでこの図ではあえてＰチャ
ネルで説明する。原理的にはＮチャネル型でも構造上の
差異はない。
第２図に於いてＧ、Ｄ、Ｓ、Ｂは夫々ゲート、′ドレイ
ン、ソース、基板であり、１はごく薄い酸化膜、２は窒
化膜である。この構造において、例えば基板を接地とな
し、ゲートに十分な値のプラス電位を与えれば、基板よ
り電子がゲート膜（ごく薄い酸化膜１と窒化膜２）へ注
入され、このＭＮＯＳトランジスタのｖｔｈは正側ヘシ
フトする。
ン、ソース、基板であり、１はごく薄い酸化膜、２は窒
化膜である。この構造において、例えば基板を接地とな
し、ゲートに十分な値のプラス電位を与えれば、基板よ
り電子がゲート膜（ごく薄い酸化膜１と窒化膜２）へ注
入され、このＭＮＯＳトランジスタのｖｔｈは正側ヘシ
フトする。
又逆にゲートＧ、に十分な値のマイナス電位を与えると
先程の注入された電子が再び基板側へ放出され、ｖｔｈ
は負側ヘシフトする。これらの現象はすでに公知のこと
である。この場合においてドレイン、ソースの電位は本
質的に問題にされていなかった。ここでドレイン、ソー
スの電位をかえるとどうなるかを実験してまとめると次
の様になる。
先程の注入された電子が再び基板側へ放出され、ｖｔｈ
は負側ヘシフトする。これらの現象はすでに公知のこと
である。この場合においてドレイン、ソースの電位は本
質的に問題にされていなかった。ここでドレイン、ソー
スの電位をかえるとどうなるかを実験してまとめると次
の様になる。
（１）基板に対しゲートを十分な値のプラス電位にする
場合に１ハ、ドレイン、ソース共基板電位とゲート電位
の間にある限り本質的に影響を与えない。
場合に１ハ、ドレイン、ソース共基板電位とゲート電位
の間にある限り本質的に影響を与えない。
（匈基板に対しゲートを＋１分な値のマイナス電位にす
る場合には、−ドレイン、ソースの電位は大角な影響を
及ぼす。ドレイン、ソースは第２図で見てわかる通り対
線であり交換可能であるので、いずれか一方例えばドレ
インをｏｐｅｎ とし、ソースの電位をかえてゆくと
、ゲートとソース間の電位差が同じならば、同じような
りｔｈシフトをおこす。
る場合には、−ドレイン、ソースの電位は大角な影響を
及ぼす。ドレイン、ソースは第２図で見てわかる通り対
線であり交換可能であるので、いずれか一方例えばドレ
インをｏｐｅｎ とし、ソースの電位をかえてゆくと
、ゲートとソース間の電位差が同じならば、同じような
りｔｈシフトをおこす。
その様子を模式的に第一３図に示した。
第３図は例えばソース電位を接地と考えてみるとわがり
やすい。この時Ｑｃｓはゲート電位（基板に対して）で
あるから、ある一定の値（イ）迄はｖｔｈは全く変化せ
ず更に−ｖＧＳをかけてゆくと指数的にｖｔｈかかわっ
てゆく（ロ）領域がある（この場合負へ、＠＜）。つま
りはじめは仲々ｖｔｈかかわらないがどんどん−ｖＧＳ
′ｔましてゆくとｖｔｈはどんどんかわってゆくがやが
て飽和値に達する領域（ハ）になる。一般にはＭＮＯＳ
メモリはこの飽和値に達した所で用いられている。
やすい。この時Ｑｃｓはゲート電位（基板に対して）で
あるから、ある一定の値（イ）迄はｖｔｈは全く変化せ
ず更に−ｖＧＳをかけてゆくと指数的にｖｔｈかかわっ
てゆく（ロ）領域がある（この場合負へ、＠＜）。つま
りはじめは仲々ｖｔｈかかわらないがどんどん−ｖＧＳ
′ｔましてゆくとｖｔｈはどんどんかわってゆくがやが
て飽和値に達する領域（ハ）になる。一般にはＭＮＯＳ
メモリはこの飽和値に達した所で用いられている。
第３図ではソース電位をかえていっても、例えばソース
電位Ｏｖでゲート電位−３０Ｖの時のｖｔｈの変化は、
ソース電位−５ｖの時はゲート電位−３５Ｖにすれば同
様になることを示している。
電位Ｏｖでゲート電位−３０Ｖの時のｖｔｈの変化は、
ソース電位−５ｖの時はゲート電位−３５Ｖにすれば同
様になることを示している。
実験的にはこれらの関係は再現性よく得られている。こ
のメカニズムは詳しくは断定することはでもないが従来
から例えばソース電位を十分に負、例えば−２“ＯＶ程
度にかけておくとゲートに七通常の負電圧例’（Ｂ−ａ
ｏｖではキャリアの基板側への放出はおこらず、これは
ソース・基板間の′逆バイアスにより空乏層がで勇て、
その空乏層によりキャリヤ放出が妨げられると言われて
もたのと定性的には同じである゛と考えられる。本発明
ではこの関係を定量的に把握した所第３図の関係がある
ことを見出しこれを利用せんとする所に特徴がある。
のメカニズムは詳しくは断定することはでもないが従来
から例えばソース電位を十分に負、例えば−２“ＯＶ程
度にかけておくとゲートに七通常の負電圧例’（Ｂ−ａ
ｏｖではキャリアの基板側への放出はおこらず、これは
ソース・基板間の′逆バイアスにより空乏層がで勇て、
その空乏層によりキャリヤ放出が妨げられると言われて
もたのと定性的には同じである゛と考えられる。本発明
ではこの関係を定量的に把握した所第３図の関係がある
ことを見出しこれを利用せんとする所に特徴がある。
第４図は本発明の実施例、である。前記し九ＭＮＯ８構
造のＭＯ８）ランジスタ４においてソースとゲートにス
イッチｓｗ、 、 ｓｗ、 を設けた。通常はＧ’
、Ｓ’を第１図に示すような結線方法を用いて非線型抵
抗素子として用いる。抵抗値を変えたい時はｓｗ、、ｓ
ｗ２によりＧ“、Ｓ“を選択して、このＧ“、Ｓｌ／に
第３図に従って適当な電位差を与えれば任意のｖｔｈ値
を設定でき、従って第１図の電流−電圧特性をかえるこ
とかで勇抵抗体としての特性をかえることができる。
造のＭＯ８）ランジスタ４においてソースとゲートにス
イッチｓｗ、 、 ｓｗ、 を設けた。通常はＧ’
、Ｓ’を第１図に示すような結線方法を用いて非線型抵
抗素子として用いる。抵抗値を変えたい時はｓｗ、、ｓ
ｗ２によりＧ“、Ｓ“を選択して、このＧ“、Ｓｌ／に
第３図に従って適当な電位差を与えれば任意のｖｔｈ値
を設定でき、従って第１図の電流−電圧特性をかえるこ
とかで勇抵抗体としての特性をかえることができる。
ｓＷ、 、ｓｗ、としてはＭＯＳトランジスタの哀イツ
チ等を利用することかで真る。
チ等を利用することかで真る。
第３図の特性はＰチャネルＭＮＯ８構造のＭＯＳトラン
ジスタについてのみ述べたが、Ｎチャネル。
ジスタについてのみ述べたが、Ｎチャネル。
、ＭＮｏＳｉｌｌ造のＭＯ−８）ランジスタについても
同様であること既に述べた通りである。又第３図の特性
がソースと基板間の逆バイアスによる空乏層の効果のた
めであるので、例えばフローティングゲート型やアバラ
ンシェ型の電気的に書専かえ可能なメモリで、ゲート側
からキャリアを基板へ放出する事を利用するメモリには
等しく同様の特性が出る事は容易に理解される。
同様であること既に述べた通りである。又第３図の特性
がソースと基板間の逆バイアスによる空乏層の効果のた
めであるので、例えばフローティングゲート型やアバラ
ンシェ型の電気的に書専かえ可能なメモリで、ゲート側
からキャリアを基板へ放出する事を利用するメモリには
等しく同様の特性が出る事は容易に理解される。
又、本明細書では一般の用語例に従いＭＯＳトランジス
タと記したが、ＭＯＳのＭは金属（アルミ、モリブデン
等）のみならずポリシリコン、金媚ンリサイド等を含む
ことは当然である。 −ＭＩＳと一般的表記に従っ
たが本明細書によっても明らかなととくＯは酸化膜のみ
ならず窒化膜、窒化膜、・酸化膜の合成膜、フローティ
ングゲートの如く酸化膜に金属的層を有するもの等、一
般的に絶縁膜等といえる（一般のＭＩＳ構造）。
タと記したが、ＭＯＳのＭは金属（アルミ、モリブデン
等）のみならずポリシリコン、金媚ンリサイド等を含む
ことは当然である。 −ＭＩＳと一般的表記に従っ
たが本明細書によっても明らかなととくＯは酸化膜のみ
ならず窒化膜、窒化膜、・酸化膜の合成膜、フローティ
ングゲートの如く酸化膜に金属的層を有するもの等、一
般的に絶縁膜等といえる（一般のＭＩＳ構造）。
第１図はＭＯＳ）ランジスタによる非線型電流電圧特性
を有する抵抗素子の結線図及び特性図で、第１゛図（ａ
） 、 （ｂ）はエンノ・／スメント型、第１図（ｃ）
はデプレツンヨン型のＭＯＳトランジスタの場合であ机 第２図はＭＮＯ８ｒ造の電気的帯きかえ可能な不揮発性
メモ、りの構造１′示す断面図。 第３図は第２図におけるゲート電位を基板に対して十分
負にした時のｖｔｈ変化とゲート・ソース間電位差゛の
関係を示す特性図。 第４図は本発明の１実施例の回路図。 Ｇ・・・ゲート、 Ｂ・・・基板、Ｄ・・・ドレイ
ン、ＳＷ、、Ｓ％・；・切替スイッチ、Ｓ・・・ソース
、 ４・・・ＭＮＯＳ）ランジスタ、１・・・極薄
酸化膜 ２・・・、窒化膜。
を有する抵抗素子の結線図及び特性図で、第１゛図（ａ
） 、 （ｂ）はエンノ・／スメント型、第１図（ｃ）
はデプレツンヨン型のＭＯＳトランジスタの場合であ机 第２図はＭＮＯ８ｒ造の電気的帯きかえ可能な不揮発性
メモ、りの構造１′示す断面図。 第３図は第２図におけるゲート電位を基板に対して十分
負にした時のｖｔｈ変化とゲート・ソース間電位差゛の
関係を示す特性図。 第４図は本発明の１実施例の回路図。 Ｇ・・・ゲート、 Ｂ・・・基板、Ｄ・・・ドレイ
ン、ＳＷ、、Ｓ％・；・切替スイッチ、Ｓ・・・ソース
、 ４・・・ＭＮＯＳ）ランジスタ、１・・・極薄
酸化膜 ２・・・、窒化膜。
Claims (2)
- （１） ′ｌｒ気的に書き換え可能な不揮発性構造を
有すり １、−るＭＯＳ ）ランジスタに於いて、ゲート電極と
ソース電極、ドレイン電極・の少なくともいずれか一方
が外部端子に接続され、電気的書衣換え時に基板電位に
対し前記ゲート電′極とソース電極に任意の電位差を設
定できる構成として、前記ＭＩＳトランジスタのスレシ
ョルド電圧を任意の値に書き換えられることを特徴とす
る不揮発性可変抵抗素子。 - （２） Ｍ−Ｉ Ｓ ）ランジスタはＭＮＯＳ）ラン
ジスタであることを特徴とする特許請求の範囲第１項記
載の不揮発性可変抵抗素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56188079A JPS5889870A (ja) | 1981-11-24 | 1981-11-24 | 不揮発性可変抵抗素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56188079A JPS5889870A (ja) | 1981-11-24 | 1981-11-24 | 不揮発性可変抵抗素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5889870A true JPS5889870A (ja) | 1983-05-28 |
Family
ID=16217331
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56188079A Pending JPS5889870A (ja) | 1981-11-24 | 1981-11-24 | 不揮発性可変抵抗素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5889870A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51114882A (en) * | 1975-04-02 | 1976-10-08 | Seiko Epson Corp | Mos-type variable resistance element incorporated in an ic |
-
1981
- 1981-11-24 JP JP56188079A patent/JPS5889870A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51114882A (en) * | 1975-04-02 | 1976-10-08 | Seiko Epson Corp | Mos-type variable resistance element incorporated in an ic |
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