JPS6046064A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS6046064A JPS6046064A JP58154562A JP15456283A JPS6046064A JP S6046064 A JPS6046064 A JP S6046064A JP 58154562 A JP58154562 A JP 58154562A JP 15456283 A JP15456283 A JP 15456283A JP S6046064 A JPS6046064 A JP S6046064A
- Authority
- JP
- Japan
- Prior art keywords
- region
- type
- transistor
- current
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- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
- H10D12/411—Insulated-gate bipolar transistors [IGBT]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/40—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00 with at least one component covered by groups H10D10/00 or H10D18/00, e.g. integration of IGFETs with BJTs
- H10D84/401—Combinations of FETs or IGBTs with BJTs
- H10D84/403—Combinations of FETs or IGBTs with BJTs and with one or more of diodes, resistors or capacitors
- H10D84/406—Combinations of FETs or IGBTs with vertical BJTs and with one or more of diodes, resistors or capacitors
Landscapes
- Bipolar Transistors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、特に高入力抵抗でかつ出力電流の大きなスイ
ッチングトランジスタに関する。
ッチングトランジスタに関する。
半導体集積回路において、高入力抵抗でかつ出力電流を
必要とするスイッチングトランジスタとしては第１図及
び第２図に示すダーリントン接続されたトランジスタが
用いられている。第１図は断面図を示すものであり、１
は絶縁領域、２はＮ−型エピタキシャル層、３はＰ型基
板、４はＮ＋戚埋込領域、５，６，７．８は金属電極、
９は酸化膜、１０．ｌ’ｌ、１２はＮ４型不純物拡散領
軟、トランジスタのエミッタ拡散で形成される。１３゜
１４はＰ型拡散領域でトランジスタのベース拡散で形成
される。
必要とするスイッチングトランジスタとしては第１図及
び第２図に示すダーリントン接続されたトランジスタが
用いられている。第１図は断面図を示すものであり、１
は絶縁領域、２はＮ−型エピタキシャル層、３はＰ型基
板、４はＮ＋戚埋込領域、５，６，７．８は金属電極、
９は酸化膜、１０．ｌ’ｌ、１２はＮ４型不純物拡散領
軟、トランジスタのエミッタ拡散で形成される。１３゜
１４はＰ型拡散領域でトランジスタのベース拡散で形成
される。
第２図は第１図の等価回路であシ、１５はコレクタ、１
６はベース、１７はエミッタをそれぞれ示す。特に、第
２図の各端子１５，１６．１７は第１図においてそれぞ
れ電極５，６．８に対応する。
６はベース、１７はエミッタをそれぞれ示す。特に、第
２図の各端子１５，１６．１７は第１図においてそれぞ
れ電極５，６．８に対応する。
第２図の従来トランジスタの入力抵抗は、第５図の線２
９に示すように、動作電流を増やすと入力抵抗が減少す
るという欠点があった。これは、第２図のトランジスタ
Ｑ、、Ｑ、のエミッタ抵抗はエミッタ電流に反比例し、
入力抵抗はエミッタ抵抗を電流増幅率倍したものである
為である。又、第２図の従来トランジスタの平面図を第
６図に示すように、比較的大きなチップサイズを必要と
する欠点があった。
９に示すように、動作電流を増やすと入力抵抗が減少す
るという欠点があった。これは、第２図のトランジスタ
Ｑ、、Ｑ、のエミッタ抵抗はエミッタ電流に反比例し、
入力抵抗はエミッタ抵抗を電流増幅率倍したものである
為である。又、第２図の従来トランジスタの平面図を第
６図に示すように、比較的大きなチップサイズを必要と
する欠点があった。
本発明の目的は、小さなチップサイズで高入力抵抗、大
出力電流を無するトランジスタを提供することにある。
出力電流を無するトランジスタを提供することにある。
本発明は、バイポーラトランジスタと電界効果トランジ
スタを組み合わせ、電界効果トランジスタに入力を供給
し、バイポーラトランジスタから出力を得るようにした
ものでおる。
スタを組み合わせ、電界効果トランジスタに入力を供給
し、バイポーラトランジスタから出力を得るようにした
ものでおる。
以下、本発明の実施例を図面によシ詳述すると、第３図
は本発明の一実施例を示す断面図であシ、第４図はその
等価回路である。第３図において、２３．２４はＰ型拡
散領域でアシ、トランジスタのベース拡散で形成される
。２２．２５はＮ１型拡散領域であり、トランジスタの
エミッタ拡散で形成される。領域２２は領域２３に接し
であるいは近傍に形成され、領蔭２５は領域２４内に形
成される。１９．’２０．２１は金属電極、１８はゲー
ト酸化膜であシ、ゲート電極２ｏに規定電圧（ｖＴ）以
下の電圧が印加されたとき、領域２３から領域２４に電
流が流れエンハンスメント型ＭＯ８）うをベース、Ｎ型
領域２５をエミッタとするトランジスタで増幅され、電
極２１に出方される。電極１９は２２と２３？！−等電
位にしている。従って、第３図のトランジスタは第４図
の等価回路で示される。２６はコレクタ、２７はベース
、２８はエミッタをそれぞれ示す。トランジスタＱ３は
ＭＯ８型トランジスタであるので、入力抵抗が大きく動
作電流で抵抗値が変化することはない。又トランジスタ
Ｑ４で電流増幅されるので大きな出方醒流が得られる。
は本発明の一実施例を示す断面図であシ、第４図はその
等価回路である。第３図において、２３．２４はＰ型拡
散領域でアシ、トランジスタのベース拡散で形成される
。２２．２５はＮ１型拡散領域であり、トランジスタの
エミッタ拡散で形成される。領域２２は領域２３に接し
であるいは近傍に形成され、領蔭２５は領域２４内に形
成される。１９．’２０．２１は金属電極、１８はゲー
ト酸化膜であシ、ゲート電極２ｏに規定電圧（ｖＴ）以
下の電圧が印加されたとき、領域２３から領域２４に電
流が流れエンハンスメント型ＭＯ８）うをベース、Ｎ型
領域２５をエミッタとするトランジスタで増幅され、電
極２１に出方される。電極１９は２２と２３？！−等電
位にしている。従って、第３図のトランジスタは第４図
の等価回路で示される。２６はコレクタ、２７はベース
、２８はエミッタをそれぞれ示す。トランジスタＱ３は
ＭＯ８型トランジスタであるので、入力抵抗が大きく動
作電流で抵抗値が変化することはない。又トランジスタ
Ｑ４で電流増幅されるので大きな出方醒流が得られる。
本発明では、特に高娘度の埋込領域４を具備しているこ
とが重要である。ゲート酸化膜１８の下のエピタキシャ
ル層２はスレッシュホールド電圧を決定するためにエン
ハンスメント型では低濃度になっている。一方、第４図
のトランジスタＱ。
とが重要である。ゲート酸化膜１８の下のエピタキシャ
ル層２はスレッシュホールド電圧を決定するためにエン
ハンスメント型では低濃度になっている。一方、第４図
のトランジスタＱ。
の出力電流を大きくするにはエピタキシャル層を高濃度
にする必要がある。本発明では係る矛盾を解決するため
に、領域２２〜２５の下部にエピタキシャル層２と同導
電型の高濃度の埋込領域層４を設けることによって、ゲ
ートｅ化膜１８の下部のエピタキゾヤ層２を低濃度にし
て低いスレッシェホルド電圧を実現し、かつ出力電流は
高濃度の埋込領域４を流すことにより大電流を得ている
。
にする必要がある。本発明では係る矛盾を解決するため
に、領域２２〜２５の下部にエピタキシャル層２と同導
電型の高濃度の埋込領域層４を設けることによって、ゲ
ートｅ化膜１８の下部のエピタキゾヤ層２を低濃度にし
て低いスレッシェホルド電圧を実現し、かつ出力電流は
高濃度の埋込領域４を流すことにより大電流を得ている
。
第５図の；腺３０は本発明に係るトランジスタの嵐
入力抵抗を示す図である。このように、動作電磁が大き
くなっても、入力抵抗は減少しない。
くなっても、入力抵抗は減少しない。
第７図は本発明に係るトランジスタの平面図を示すもの
でアシ、第６図の従来トランジスタに比較してチップサ
イズ會小さくすることができる。
でアシ、第６図の従来トランジスタに比較してチップサ
イズ會小さくすることができる。
第８図は本発明の池の実廁例を示したものであり、Ｐ型
エピタキシャル層内に形成した場縫には、トランジスタ
ＱｇｕＮチャンネル型エンハンスメントＭＯ８）２ンジ
スタとなシ、トランジスターＱ６はＰＮＰ型トランジス
タとなる。尚、２９はエミッタ、３０はベース、３１は
コレクタの働きをする。
エピタキシャル層内に形成した場縫には、トランジスタ
ＱｇｕＮチャンネル型エンハンスメントＭＯ８）２ンジ
スタとなシ、トランジスターＱ６はＰＮＰ型トランジス
タとなる。尚、２９はエミッタ、３０はベース、３１は
コレクタの働きをする。
第９図は本発明のさらに他の冥施例を示し、第３図と同
−機能部は同じ番号で示してそれらの説明は省略する。
−機能部は同じ番号で示してそれらの説明は省略する。
第３図と異なるところは、Ｐ型領域２４の表面部分のま
わりを、こｔｌよシも低濃度ン注入で形成される。拡散
でもよい。
わりを、こｔｌよシも低濃度ン注入で形成される。拡散
でもよい。
以上述べてきたように本発明に係るトランジスタは、小
さなチップサイズで高入力抵抗・大電流特性を有するの
で、スイッチングトランジスタに極めて適する。
さなチップサイズで高入力抵抗・大電流特性を有するの
で、スイッチングトランジスタに極めて適する。
第１図はＩ従来の高入力抵抗トランジスタの断面図、第
２図は第１図の等価回路図、第３図は本発、、Ａ藁施例
をオオ断ヵ２、第４図は第、。。等価回路図、第５図は
動作電流と入力抵抗の関係を示す図、第６図及び第７図
はそれぞれ従来トランジスタと本発明一実施例トランジ
スタとの平面図、第８図は本発明の他の実施例を示す等
価回路図、第９図は本発明のさらに他の実施例を示す断
面図である。 １・・・・・・分離領域、２・・・・・・エピタキシャ
ル層、３・・・・・・基板、４・・−・・・埋込領域、
５〜８，１９〜２１・・・・・・電極、１０〜１２，２
２．２５・・・・・・Ｎ型領域、１３．１４，２３．２
４・・・・・・Ｐ型領域、４０・・・・−・Ｐ−型領域
。 乙グ 篤 ４ 図 □少カイγ゛―に、３償、 ｚ ５ 図 ｚ６図 冥り図
２図は第１図の等価回路図、第３図は本発、、Ａ藁施例
をオオ断ヵ２、第４図は第、。。等価回路図、第５図は
動作電流と入力抵抗の関係を示す図、第６図及び第７図
はそれぞれ従来トランジスタと本発明一実施例トランジ
スタとの平面図、第８図は本発明の他の実施例を示す等
価回路図、第９図は本発明のさらに他の実施例を示す断
面図である。 １・・・・・・分離領域、２・・・・・・エピタキシャ
ル層、３・・・・・・基板、４・・−・・・埋込領域、
５〜８，１９〜２１・・・・・・電極、１０〜１２，２
２．２５・・・・・・Ｎ型領域、１３．１４，２３．２
４・・・・・・Ｐ型領域、４０・・・・−・Ｐ−型領域
。 乙グ 篤 ４ 図 □少カイγ゛―に、３償、 ｚ ５ 図 ｚ６図 冥り図
Claims (1)
- 【特許請求の範囲】 １、−導電型領域内に互いに離間して形成された他導電
型の第１および第２の領域と、該第１および第２の領域
間に導電路を形成するためのＮＩＪ御電極電極前記第１
の領域内圧形成された一導電型の第３の領域と、前記−
導電型領域および前記第３の領域にそれぞれ接続して設
けられた第１および第２の電極とを有する半導体装置に
おいて、少なくとも前記第１領域の下側に一導電型であ
って高濃度の第４の領域が設けられていることを特徴と
する半導体装置。 ２、前記第１の領域の表面部分を取シ囲むように他導電
型であって低濃度の第５の領域が設けられていることを
特徴とする特許請求の範囲第１項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58154562A JPS6046064A (ja) | 1983-08-24 | 1983-08-24 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58154562A JPS6046064A (ja) | 1983-08-24 | 1983-08-24 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6046064A true JPS6046064A (ja) | 1985-03-12 |
Family
ID=15586954
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58154562A Pending JPS6046064A (ja) | 1983-08-24 | 1983-08-24 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6046064A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6348857A (ja) * | 1986-08-19 | 1988-03-01 | Toshiba Corp | 半導体装置 |
| US4786961A (en) * | 1986-02-28 | 1988-11-22 | General Electric Company | Bipolar transistor with transient suppressor |
| JPH0294662A (ja) * | 1988-09-23 | 1990-04-05 | Samsung Electron Co Ltd | ＢｉＣＭＯＳインバータ集積回路 |
| JPH02101747A (ja) * | 1988-10-11 | 1990-04-13 | Toshiba Corp | 半導体集積回路とその製造方法 |
-
1983
- 1983-08-24 JP JP58154562A patent/JPS6046064A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4786961A (en) * | 1986-02-28 | 1988-11-22 | General Electric Company | Bipolar transistor with transient suppressor |
| JPS6348857A (ja) * | 1986-08-19 | 1988-03-01 | Toshiba Corp | 半導体装置 |
| JPH0294662A (ja) * | 1988-09-23 | 1990-04-05 | Samsung Electron Co Ltd | ＢｉＣＭＯＳインバータ集積回路 |
| JPH02101747A (ja) * | 1988-10-11 | 1990-04-13 | Toshiba Corp | 半導体集積回路とその製造方法 |
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