JPH0461279A - 縦形ｍｏｓ電界効果トランジスタ - Google Patents
縦形ｍｏｓ電界効果トランジスタInfo
- Publication number
- JPH0461279A JPH0461279A JP2172304A JP17230490A JPH0461279A JP H0461279 A JPH0461279 A JP H0461279A JP 2172304 A JP2172304 A JP 2172304A JP 17230490 A JP17230490 A JP 17230490A JP H0461279 A JPH0461279 A JP H0461279A
- Authority
- JP
- Japan
- Prior art keywords
- conductivity type
- region
- semiconductor
- impurity concentration
- semiconductor layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
- H10D30/66—Vertical DMOS [VDMOS] FETs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
- H10D62/393—Body regions of DMOS transistors or IGBTs
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
本発明は半導体装置に関し、特にＤＳＡ構造を持つ縦形
ＭＯＳ電界効果トランジスタ（ＦＥＴ）に関する。
ＭＯＳ電界効果トランジスタ（ＦＥＴ）に関する。
［従来の技術］
この種の従来の縦形ＭＯＳＦＥＴの断面図を第３図に示
す。半導体基板はドレイン耐圧を高めるため、ｎ１基板
１上にこれより不純物濃度が低いｎ−エビタキシャル層
２を形成したものが用いられている。ｎ−エピタキシャ
ル層２内には、Ｐ４高不純物濃度領域３を形成Ｌノだ後
、これより不純物濃度が低いＰチヤンネル領域４が形成
され、このＩ’チャンネル領域４内に、ｎ＋ソース領域
５が形成されている。ここでＰ１高不純物濃度領域３．
Ｉ）チャンネル領域４と、ｎ″エピタキシヤルＮ２の間
に形成されるＰＮ接合により、トレイン耐圧が定まる。
す。半導体基板はドレイン耐圧を高めるため、ｎ１基板
１上にこれより不純物濃度が低いｎ−エビタキシャル層
２を形成したものが用いられている。ｎ−エピタキシャ
ル層２内には、Ｐ４高不純物濃度領域３を形成Ｌノだ後
、これより不純物濃度が低いＰチヤンネル領域４が形成
され、このＩ’チャンネル領域４内に、ｎ＋ソース領域
５が形成されている。ここでＰ１高不純物濃度領域３．
Ｉ）チャンネル領域４と、ｎ″エピタキシヤルＮ２の間
に形成されるＰＮ接合により、トレイン耐圧が定まる。
ｎ゛ソース領域５及びｉｌ−エピタキシャル層２と１）
チャンネル領域４上には、ゲート酸化膜（絶縁膜）６を
介して、多結晶シリコンを用いたゲート電極７が形成さ
れている。
チャンネル領域４上には、ゲート酸化膜（絶縁膜）６を
介して、多結晶シリコンを用いたゲート電極７が形成さ
れている。
中間絶縁層８がゲート酸化膜６とゲート電極７を被うよ
うここ形成され、その上にソース電極９がＰチヤンネル
領域４と、ｎ゛ソース領域５に接続″する杉で形成され
ている。
うここ形成され、その上にソース電極９がＰチヤンネル
領域４と、ｎ゛ソース領域５に接続″する杉で形成され
ている。
［発明が解決しようどする課題］
この従来の縦形ＭＯＳＦＥＴは、その内部に、ｎ〜エピ
タキシャル層２の１１−層をコレクタ、■）チャンネル
領域４の■）領域をベース、ｎ°ソー・ス領域５のｎ゛
領域ニーミッタとする寄生バ、イボーラトランジスタが
形成される構造とな−）こおり、」フージの発生により
次のような問題が牛じバζしＪ、・λ（いた。
タキシャル層２の１１−層をコレクタ、■）チャンネル
領域４の■）領域をベース、ｎ°ソー・ス領域５のｎ゛
領域ニーミッタとする寄生バ、イボーラトランジスタが
形成される構造とな−）こおり、」フージの発生により
次のような問題が牛じバζしＪ、・λ（いた。
サージ印加時の電流針路１ジ１を第７１［イｊに示す。
負荷電流を遮断した際、ドレイン耐１４１を超える高電
圧のす・−ジが発生すると、このサージはｎ エピタキ
シャル層２と、■）チャンネル領域、、／１の間のＰＮ
接合のニーづ一部ａに加わりやすい。ぞ−して、ぞのコ
ーナ一部ａ、で、アバランシェ降伏を起ｆｆ”、、 Ｌ
７、そのブレークダウン電流ｌ〕がｒ）チャネル領域１
１を経てソース電極９に池、れる４、 Ｐチヤンネル領域４は、前記のよ・うに寄生バイポーラ
トランジスタのベース領域に半Ｈ当するので、そのベー
ス抵抗が大きいと、ブレークダウン電流すによる電圧効
果で、寄生バイポーラトランジスタのエミッタ・へ゛−
ス開が順バイアスされ、この結果、寄生バイポーラトラ
ンジスタはオン状態どなり、発熱り、ざらζこ電流が増
大するといった内部現象により破壊傾向が生じるとい・
う問題があった。
圧のす・−ジが発生すると、このサージはｎ エピタキ
シャル層２と、■）チャンネル領域、、／１の間のＰＮ
接合のニーづ一部ａに加わりやすい。ぞ−して、ぞのコ
ーナ一部ａ、で、アバランシェ降伏を起ｆｆ”、、 Ｌ
７、そのブレークダウン電流ｌ〕がｒ）チャネル領域１
１を経てソース電極９に池、れる４、 Ｐチヤンネル領域４は、前記のよ・うに寄生バイポーラ
トランジスタのベース領域に半Ｈ当するので、そのベー
ス抵抗が大きいと、ブレークダウン電流すによる電圧効
果で、寄生バイポーラトランジスタのエミッタ・へ゛−
ス開が順バイアスされ、この結果、寄生バイポーラトラ
ンジスタはオン状態どなり、発熱り、ざらζこ電流が増
大するといった内部現象により破壊傾向が生じるとい・
う問題があった。
［課題を解決するための丁段コ
本発明の縦形ＭＯＳＦＥ’ｌ”は、ｎ１工ピタキシヤル
層とＰチャンネル領域とのＰＮ接合の：２−ナー部での
アバランシェ降伏を起こしにくくするために、ｎ＋基板
に逆バイアス電圧を加えたとぎ、Ｐ゛高不純物濃度領域
でｎ−エピタキシャル層の方にのびる空乏層が、Ｐチャ
ンネル領域のコーナ一部でのＰＮ接合の耐圧より、低い
電圧で、ｎ−基板にぶつかり、リーチスルーを起こす様
な深さに押し込んだＰ４高不純物濃度領域を備えている
。
層とＰチャンネル領域とのＰＮ接合の：２−ナー部での
アバランシェ降伏を起こしにくくするために、ｎ＋基板
に逆バイアス電圧を加えたとぎ、Ｐ゛高不純物濃度領域
でｎ−エピタキシャル層の方にのびる空乏層が、Ｐチャ
ンネル領域のコーナ一部でのＰＮ接合の耐圧より、低い
電圧で、ｎ−基板にぶつかり、リーチスルーを起こす様
な深さに押し込んだＰ４高不純物濃度領域を備えている
。
すなわち、第１導電形の半導体基板と、この半導体基板
上に、形成された当該半導体基板よりは、不純物濃度の
低い第１導電形の半導体層と、この半導体層内に形成さ
れた第２導電形の半導体領域と前記第１導電形の半導体
層の輪状の内部の前記第２導電形の半導体領域下部に接
して形成されて当該第２導電形の半導体領域より、不純
物濃度が高い、第２導電形の高不純物濃度領域と第２導
電形の半導体領域に輪状に形成された第１導電形の半導
体領域と、この輪状に形成された第１導電形の゛１′、
導体領域及び前記第２導電形の半導体領域ト。
上に、形成された当該半導体基板よりは、不純物濃度の
低い第１導電形の半導体層と、この半導体層内に形成さ
れた第２導電形の半導体領域と前記第１導電形の半導体
層の輪状の内部の前記第２導電形の半導体領域下部に接
して形成されて当該第２導電形の半導体領域より、不純
物濃度が高い、第２導電形の高不純物濃度領域と第２導
電形の半導体領域に輪状に形成された第１導電形の半導
体領域と、この輪状に形成された第１導電形の゛１′、
導体領域及び前記第２導電形の半導体領域ト。
にケート絶縁膜を介して配設されたゲート電極とを有゛
４る縦形ＭＯＳ電界効果トランジスタにおいて、前記第
１導電形の半導体層と０月）Ｎ接合の前記半導体基板に
電圧を加えたときに、前記第２導電形の高不純物濃度領
域から第１導電形の半導体層へのびる空乏層が、第２導
電形の半導体領域のコーナ一部と第１導電形の半導体層
とのＰＮ接合の耐圧より低い電圧で、第１導電形の半導
体基板に到達する深さに前記第２導電形の高不純物濃度
領域を形成したことを特徴とする。
４る縦形ＭＯＳ電界効果トランジスタにおいて、前記第
１導電形の半導体層と０月）Ｎ接合の前記半導体基板に
電圧を加えたときに、前記第２導電形の高不純物濃度領
域から第１導電形の半導体層へのびる空乏層が、第２導
電形の半導体領域のコーナ一部と第１導電形の半導体層
とのＰＮ接合の耐圧より低い電圧で、第１導電形の半導
体基板に到達する深さに前記第２導電形の高不純物濃度
領域を形成したことを特徴とする。
［実施例コ
次に本発明について、図面を参照して説明する。
第１図は本発明の一実施例に係る縦形ＭＯ３ＦＥＴの断
面図である。半導体基板はｎ゛基板１上に、ｎ−エピタ
キシャル層２を形成したものを用いている。
面図である。半導体基板はｎ゛基板１上に、ｎ−エピタ
キシャル層２を形成したものを用いている。
エピタキシャル層２の内には、Ｐ″高不純物濃度領域３
を形成した後、Ｐチヤンネル領域４を形成し１・である
。このＰ＋高不純物濃度領域３は、１１゛茫析１に電月
、を加えたどき、Ｐ′高不純物濃度領域ニオで、１〕
エピタキシＡ・ル層２の方（・”のびる空乏層が、Ｉ−
〉チャンネル領域４の一ノーナー・部ａ、ての）’Ｎ按
ａの耐圧より、低い電圧て′、丁ビ基板」にぶつか４様
な深さに押し込み形成しである。
を形成した後、Ｐチヤンネル領域４を形成し１・である
。このＰ＋高不純物濃度領域３は、１１゛茫析１に電月
、を加えたどき、Ｐ′高不純物濃度領域ニオで、１〕
エピタキシＡ・ル層２の方（・”のびる空乏層が、Ｉ−
〉チャンネル領域４の一ノーナー・部ａ、ての）’Ｎ按
ａの耐圧より、低い電圧て′、丁ビ基板」にぶつか４様
な深さに押し込み形成しである。
そしｙ”’Ｃ，Ｐチャンネル領域７１内ここ、ｉ”ｌ＋
ソース領域５が形成され、１１″′ソース領域らおよび
ｉｉ エピタキシ４・ノＬ層２とＰチャンネル領域７１
１Ｊには、ケ゛゛−Ｉ−酸化膜（絶縁膜）６を介し・で
多結晶シリ−７ンを用いたゲート電極７が形成し、で゛
ある。・ぞし・で。
ソース領域５が形成され、１１″′ソース領域らおよび
ｉｉ エピタキシ４・ノＬ層２とＰチャンネル領域７１
１Ｊには、ケ゛゛−Ｉ−酸化膜（絶縁膜）６を介し・で
多結晶シリ−７ンを用いたゲート電極７が形成し、で゛
ある。・ぞし・で。
中間絶縁層８をゲー用・酸化１ｍ（３ど、ゲ・〜叫・電
極゛ｉを被うように形成し・、そのｊ、に、ソース電極
９をＰベース領域４ど１１４ソース領域ζこ接続４”る
形て形成しマある。
極゛ｉを被うように形成し・、そのｊ、に、ソース電極
９をＰベース領域４ど１１４ソース領域ζこ接続４”る
形て形成しマある。
次に、その動作についで説明する。
この実施例こ（，４１、トしイン耐圧を越える高電汀６
（ノーンが加わると、■）チャンネル領域ｌ］、の−ズ
ー・ナ一部２Ｉの耐圧より、低い電圧でＰ＋高不純物濃
度領域３がリーチスルーを起ごずようにしまたたぎ〕、
こ′の１ノ・〜ジがＰ゛高不純物濃度領域、；３に加わ
り易くなり、■戸高不純物濃度領域：３−（アバ−〉ン
シ１．険法を起こし！、そのブＬ／−クダウン電治、は
曲線的な経路てぞのＪ：まソース電極９４Ｑ’−；■れ
る。
（ノーンが加わると、■）チャンネル領域ｌ］、の−ズ
ー・ナ一部２Ｉの耐圧より、低い電圧でＰ＋高不純物濃
度領域３がリーチスルーを起ごずようにしまたたぎ〕、
こ′の１ノ・〜ジがＰ゛高不純物濃度領域、；３に加わ
り易くなり、■戸高不純物濃度領域：３−（アバ−〉ン
シ１．険法を起こし！、そのブＬ／−クダウン電治、は
曲線的な経路てぞのＪ：まソース電極９４Ｑ’−；■れ
る。
［発明の効果コ
以上説明したよ・−）に、本発明の縦形Ｍ ＯＳ Ｆ
ＦＴは、高電圧サージが１Ｌ′ｆ？・ンネル領域ニー
ｌ・−８１３より１〉°高不純物濃度領域ζ１：加わり
易＜ Ｌ、ｙ、イーの鈷宋ブ１．／−クダウン電流か、
Ｐ゛高不純物濃追領域から１）・Ｊヤンネル領域どノ・
−スミ極どの接合部を通り、ソース電極へ）が［、れる
の（、寄仕ハイボー″ントランジスタがオン状態（、、
−なりにくくなり、このためによる発熱は起こらず、破
壊傾向が生じここくくなるという効果を有する。
ＦＴは、高電圧サージが１Ｌ′ｆ？・ンネル領域ニー
ｌ・−８１３より１〉°高不純物濃度領域ζ１：加わり
易＜ Ｌ、ｙ、イーの鈷宋ブ１．／−クダウン電流か、
Ｐ゛高不純物濃追領域から１）・Ｊヤンネル領域どノ・
−スミ極どの接合部を通り、ソース電極へ）が［、れる
の（、寄仕ハイボー″ントランジスタがオン状態（、、
−なりにくくなり、このためによる発熱は起こらず、破
壊傾向が生じここくくなるという効果を有する。
第１図は本発明の一実施例の断ｍ図、第一２．図は本発
明の一実施例の１ノ一ジ印加時の電ｄ１．経銘を説明”
する概念図、第：３図はｉＮ来の縦形ＭＯΣ−； Ｆ
Ｅ Ｔの断面図、第４１ｆｆｌ ：ｉ ｉ’＋′ＩＴ、
Ｅ ｔ；っｈ’ｔ 形１’ｉ （い−； Ｆ Ｅ Ｔの
１カー何、印加時の電流経路４］・説明する侃、’６Ｈ
ｌイｌでＬ；５ ’Ｓ （。 １ ・ ・ ・ ・ ・ ・ ・ ｒｉ ″基＋反２′
）・・・・・・・ｒｉ ’エビタギジャル１蕾、３・・
・・・・・１）″高不純物濃度領域、！■・・・・・・
・Ｐチャンネル領域、５・・・・・・・丁）゛ソース領
域、 〔逼・・・・・・・ゲー ト酸化膜、 ７・・・・・・・ケート電極、８ ８・・・・・・・中間絶縁膜、 ９・・・・・・・ソース電極。 第、ろ囚 特許出願人 日本電気株式会社
明の一実施例の１ノ一ジ印加時の電ｄ１．経銘を説明”
する概念図、第：３図はｉＮ来の縦形ＭＯΣ−； Ｆ
Ｅ Ｔの断面図、第４１ｆｆｌ ：ｉ ｉ’＋′ＩＴ、
Ｅ ｔ；っｈ’ｔ 形１’ｉ （い−； Ｆ Ｅ Ｔの
１カー何、印加時の電流経路４］・説明する侃、’６Ｈ
ｌイｌでＬ；５ ’Ｓ （。 １ ・ ・ ・ ・ ・ ・ ・ ｒｉ ″基＋反２′
）・・・・・・・ｒｉ ’エビタギジャル１蕾、３・・
・・・・・１）″高不純物濃度領域、！■・・・・・・
・Ｐチャンネル領域、５・・・・・・・丁）゛ソース領
域、 〔逼・・・・・・・ゲー ト酸化膜、 ７・・・・・・・ケート電極、８ ８・・・・・・・中間絶縁膜、 ９・・・・・・・ソース電極。 第、ろ囚 特許出願人 日本電気株式会社
Claims (1)
- 第１導電形の半導体基板と、この半導体基板上に、形
成された当該半導体基板よりは、不純物濃度の低い第１
導電形の半導体層と、この半導体層内に形成された第２
導電形の半導体領域と前記第１導電形の半導体層の輪状
の内部の前記第２導電形の半導体領域下部に接して形成
されて当該第２導電形の半導体領域より、不純物濃度が
高い、第２導電形の高不純物濃度領域と第２導電形の半
導体領域に輪状に形成された第１導電形の半導体領域と
、この輪状に形成された第１導電形の半導体領域及び前
記第２導電形の半導体領域上にゲート絶縁膜を介して配
設されたゲート電極とを有する縦形ＭＯＳ電界効果トラ
ンジスタにおいて、前記第１導電形の半導体層とのＰＮ
接合の前記半導体基板に電圧を加えたときに、前記第２
導電形の高不純物濃度領域から第１導電形の半導体層へ
のびる空乏層が、第２導電形の半導体領域のコーナー部
と第１導電形の半導体層とのＰＮ接合の耐圧より低い電
圧で、第１導電形の半導体基板に到達する深さに前記第
２導電形の高不純物濃度領域を形成したことを特徴とす
る縦形ＭＯＳ電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2172304A JPH0461279A (ja) | 1990-06-28 | 1990-06-28 | 縦形ｍｏｓ電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2172304A JPH0461279A (ja) | 1990-06-28 | 1990-06-28 | 縦形ｍｏｓ電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0461279A true JPH0461279A (ja) | 1992-02-27 |
Family
ID=15939443
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2172304A Pending JPH0461279A (ja) | 1990-06-28 | 1990-06-28 | 縦形ｍｏｓ電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0461279A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997016853A1 (en) * | 1995-11-02 | 1997-05-09 | National Semiconductor Corporation | Insulated gate semiconductor devices with implants for improved ruggedness |
| US5701023A (en) * | 1994-08-03 | 1997-12-23 | National Semiconductor Corporation | Insulated gate semiconductor device typically having subsurface-peaked portion of body region for improved ruggedness |
-
1990
- 1990-06-28 JP JP2172304A patent/JPH0461279A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5701023A (en) * | 1994-08-03 | 1997-12-23 | National Semiconductor Corporation | Insulated gate semiconductor device typically having subsurface-peaked portion of body region for improved ruggedness |
| US5897355A (en) * | 1994-08-03 | 1999-04-27 | National Semiconductor Corporation | Method of manufacturing insulated gate semiconductor device to improve ruggedness |
| WO1997016853A1 (en) * | 1995-11-02 | 1997-05-09 | National Semiconductor Corporation | Insulated gate semiconductor devices with implants for improved ruggedness |
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