JPS5890748A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS5890748A JPS5890748A JP57076941A JP7694182A JPS5890748A JP S5890748 A JPS5890748 A JP S5890748A JP 57076941 A JP57076941 A JP 57076941A JP 7694182 A JP7694182 A JP 7694182A JP S5890748 A JPS5890748 A JP S5890748A
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- JP
- Japan
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- brazing
- brazing material
- wall member
- metal
- stad
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W95/00—Packaging processes not covered by the other groups of this subclass
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/071—Connecting or disconnecting
- H10W72/075—Connecting or disconnecting of bond wires
- H10W72/07551—Connecting or disconnecting of bond wires characterised by changes in properties of the bond wires during the connecting
- H10W72/07554—Connecting or disconnecting of bond wires characterised by changes in properties of the bond wires during the connecting changes in dispositions
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
- H10W72/541—Dispositions of bond wires
- H10W72/547—Dispositions of multiple bond wires
Landscapes
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置とくにろう何部を有する半導体装置
に係るものである０ 小型電子回路装置、特に混成集積回路或いは高周波用半
導体装置の発展に伴い種々の絶縁材料が使用される様に
なった０周知の如く最近電子回路の小製化の強−と電気
的特性面からの要求から、使用される材料並びに物理的
な構造に大きな制約がかかり、要求される特性の全てを
満足せしめる為にはかなり困難な問題が存する◇その内
の重要な問題はろう付である。電子回路用基板又は容器
等の限られたｍｓに被ろう何体をろう付する際、所定の
ろう付強度を確保する為柘はその構成材料の特質、メタ
ライズ技術、ろう付技術の調和がとれていないといすな
いが、一方晶周波時性等の電気的な面からあるいは単な
るろう付技術の面からのみ考慮しただけではその解決と
はならないこきが多い。例えは第１図に示す如く絶縁基
板１の表面にメタライズ層２を施し、該層２に平型のり
−ド３をろう付する場合に、Ｊｌ！求されるろう付強度
を得る為にはメタライズ層の幅、リードの幅、ろう材４
の量を適宜に選択しなければならない。例えば絶縁基板
ｌとして、誘電率が低く且つ熱放散のよいべＩＪ リア
セラミックを採用し、所望の特性インピーダンスを保有
せしめる電子回路基板を製作する場合には、電気的特性
を優先せしめる必要からメタライズ層の機、リードの幅
に制版をうけ、所定のメタライズ強度、ろう付強度を得
る事が困Ｊ１１な拳が多い。特に高周波領域に使用する
電子回路に於いてその影醤は顕著である。この解決の為
に今迄種々提案されている方法さして、第２図に示す如
く絶縁基板１の上に設けられたメタライズ層２に外部引
出リード３をろう材４でろう付する際に出来るたけろう
付部にろう材４が溜まる様にして歪の緩和を計るきか、
戚いは第３図に示す如く絶縁基板１の側面の一部にメタ
ライズ層！を設けてろう付の際のろう溜を生じせしめて
ろう付強度を増加せしめる方法かある。その他外部引出
リード３のろう何部分に孔を設けたり又は第４図に示す
如き形状にしてろう材４が溜り易くしたりする方法も提
案されている〇 しかしながら第２図の場合は実質的にろう材４が外部引
出リード３の他の部分に流れてし才うのでろう溜を歩留
よくつくる事は困難であり、又第３図の如き構成の場合
には絶縁基＠１の側面メタライズ層２′と裏面メタライ
ズ２′の間の実質的静電容量を増加せしめて電気的特性
を損わしめる欠点がある。又外部引出リードの形状に工
夫をこらしても多少ろう溜歩留がよくなるたけで本質的
な解決は得られない。
に係るものである０ 小型電子回路装置、特に混成集積回路或いは高周波用半
導体装置の発展に伴い種々の絶縁材料が使用される様に
なった０周知の如く最近電子回路の小製化の強−と電気
的特性面からの要求から、使用される材料並びに物理的
な構造に大きな制約がかかり、要求される特性の全てを
満足せしめる為にはかなり困難な問題が存する◇その内
の重要な問題はろう付である。電子回路用基板又は容器
等の限られたｍｓに被ろう何体をろう付する際、所定の
ろう付強度を確保する為柘はその構成材料の特質、メタ
ライズ技術、ろう付技術の調和がとれていないといすな
いが、一方晶周波時性等の電気的な面からあるいは単な
るろう付技術の面からのみ考慮しただけではその解決と
はならないこきが多い。例えは第１図に示す如く絶縁基
板１の表面にメタライズ層２を施し、該層２に平型のり
−ド３をろう付する場合に、Ｊｌ！求されるろう付強度
を得る為にはメタライズ層の幅、リードの幅、ろう材４
の量を適宜に選択しなければならない。例えば絶縁基板
ｌとして、誘電率が低く且つ熱放散のよいべＩＪ リア
セラミックを採用し、所望の特性インピーダンスを保有
せしめる電子回路基板を製作する場合には、電気的特性
を優先せしめる必要からメタライズ層の機、リードの幅
に制版をうけ、所定のメタライズ強度、ろう付強度を得
る事が困Ｊ１１な拳が多い。特に高周波領域に使用する
電子回路に於いてその影醤は顕著である。この解決の為
に今迄種々提案されている方法さして、第２図に示す如
く絶縁基板１の上に設けられたメタライズ層２に外部引
出リード３をろう材４でろう付する際に出来るたけろう
付部にろう材４が溜まる様にして歪の緩和を計るきか、
戚いは第３図に示す如く絶縁基板１の側面の一部にメタ
ライズ層！を設けてろう付の際のろう溜を生じせしめて
ろう付強度を増加せしめる方法かある。その他外部引出
リード３のろう何部分に孔を設けたり又は第４図に示す
如き形状にしてろう材４が溜り易くしたりする方法も提
案されている〇 しかしながら第２図の場合は実質的にろう材４が外部引
出リード３の他の部分に流れてし才うのでろう溜を歩留
よくつくる事は困難であり、又第３図の如き構成の場合
には絶縁基＠１の側面メタライズ層２′と裏面メタライ
ズ２′の間の実質的静電容量を増加せしめて電気的特性
を損わしめる欠点がある。又外部引出リードの形状に工
夫をこらしても多少ろう溜歩留がよくなるたけで本質的
な解決は得られない。
一方電子回路の組立面から考えた場合に、ろう材が流出
して電子回路素子をマウントする所又は金属細線等でボ
ンディングする所に樵々のトラブル例えばマウント又は
ボンディングが不可能であるとか或いはマウントが出来
ても熱抵抗を増大せしめるとか、接続浮遊容量を増すと
か又はボンディングが出来てもボンディング強度が弱い
とか、長期の時分試験でボンデインク強度が洛ちてくる
等の欠点がある０とくに半導体素子を気密刺入す□
る際使用される壁部材のろう付構造としては有効な手段
が提案されていなかった。
して電子回路素子をマウントする所又は金属細線等でボ
ンディングする所に樵々のトラブル例えばマウント又は
ボンディングが不可能であるとか或いはマウントが出来
ても熱抵抗を増大せしめるとか、接続浮遊容量を増すと
か又はボンディングが出来てもボンディング強度が弱い
とか、長期の時分試験でボンデインク強度が洛ちてくる
等の欠点がある０とくに半導体素子を気密刺入す□
る際使用される壁部材のろう付構造としては有効な手段
が提案されていなかった。
本発明の目的は、とくに壁部材のろう付構造においてそ
の他の電気的、機械的特性を劣化させることなく、所定
のろう付強度を容易に確保することができる新規な半導
体装置を提供することにある０ 本発明は、壁部材および半導体素子を金属体上に取り付
けた半導体装置において、前記半導体素子板付は面と前
記壁部材取り付は面とに対向する部分の前記金属体上に
ろう材にぬれやすい金属部材を設け、前記半導体素子取
付は部と前記壁部材取付は部との間に前記壁部材取付は
用ロウ材をはじく手段を設けたことを特徴とする〇 本発明はこの樟にろう付部にはろう材が濡れ易い（なじ
み易い）金属部材を設け、ろう材の流出してはならない
部分にその境界を定めるべくろう材をはじく手段を設け
ているので、素子取付は用ろう材と壁部材取付は用ろう
材とが接触することがなく、内置の混合による化学的反
応に基づくろう材の腐食や、マウント性の劣化等を防止
できるＯＳえばろう材をはじく手段としてろう材にぬれ
にくい全極表面（とくにこれを金属体表面を使う）を露
出させるべく、みぞを作ったりダムを作ったりすればよ
い。この結果、ろう何場所にのみろう溜が容易に出来る
と同時に、従来の技術に於いて生ずるろう材の流出に基
づく前記の如き穫々の障害を防止するものである。
の他の電気的、機械的特性を劣化させることなく、所定
のろう付強度を容易に確保することができる新規な半導
体装置を提供することにある０ 本発明は、壁部材および半導体素子を金属体上に取り付
けた半導体装置において、前記半導体素子板付は面と前
記壁部材取り付は面とに対向する部分の前記金属体上に
ろう材にぬれやすい金属部材を設け、前記半導体素子取
付は部と前記壁部材取付は部との間に前記壁部材取付は
用ロウ材をはじく手段を設けたことを特徴とする〇 本発明はこの樟にろう付部にはろう材が濡れ易い（なじ
み易い）金属部材を設け、ろう材の流出してはならない
部分にその境界を定めるべくろう材をはじく手段を設け
ているので、素子取付は用ろう材と壁部材取付は用ろう
材とが接触することがなく、内置の混合による化学的反
応に基づくろう材の腐食や、マウント性の劣化等を防止
できるＯＳえばろう材をはじく手段としてろう材にぬれ
にくい全極表面（とくにこれを金属体表面を使う）を露
出させるべく、みぞを作ったりダムを作ったりすればよ
い。この結果、ろう何場所にのみろう溜が容易に出来る
と同時に、従来の技術に於いて生ずるろう材の流出に基
づく前記の如き穫々の障害を防止するものである。
また換言すれば、本発明は、ろう材はろう材はじき手段
によってその拡散が防止されるとともにろう材はじき手
段によってむしろろう付されるべき場所へとはじかれる
ので、非常に有効なろう付ができる。
によってその拡散が防止されるとともにろう材はじき手
段によってむしろろう付されるべき場所へとはじかれる
ので、非常に有効なろう付ができる。
次−こ本発明の主旨を更に具体的に明白にする為６ζ実
施例に基き第５図および第６図を参照しながら説明する
。
施例に基き第５図および第６図を参照しながら説明する
。
第５図は本発明の一実施例における断面図である０
この例では、スタッド（放熱体）１６（例えば銅）に通
常の積層セラミック技術に着いた絶縁壁部材１７（例え
ばアルミナ）（該絶縁部材１７には容器の電極となるべ
きメタライズ層謁及び前記スタッド１６にろう付する為
のメタライズ層ｌＦＩが設けられている）を取付け、か
つ壁部材には外部引出リード１３をろう付して容器を形
成し、蚊容器の内部に半導体素子１９（例え−ｊｆ ）
ランジスタ）をマウントし金属細線（例えば金線）−鐘
、加′によって前記半導体素子１９の電量と該半導体容
器とを電気的に接続してなる半導体装置例えばＰＥＴに
於いて、スタッド１６と絶縁壁部材１７とをろう材１４
（例えば銀銅共晶ろう）でろう付の際に、スタッド１６
の表面にろう材１４が濡れ易い金属層１５ （例えばＮ
ｉ）をメッキ等で施した彼に、販金属層１５の一部を除
去してろう材の濡れにくい金槁層を露出せしめ、即ち例
えば切削等により＃１２１を設けたり、或いは第６図に
示す如くスタッド１６に突出部２２を設ける。これらの
溝２１又は突出部ηをろう材にぬれζこくいスタッドで
形成すれば、半導体素子のマウント部及び金属＃１線の
ボンディング部は壁部材のろう材からは完全にし中へい
される。
常の積層セラミック技術に着いた絶縁壁部材１７（例え
ばアルミナ）（該絶縁部材１７には容器の電極となるべ
きメタライズ層謁及び前記スタッド１６にろう付する為
のメタライズ層ｌＦＩが設けられている）を取付け、か
つ壁部材には外部引出リード１３をろう付して容器を形
成し、蚊容器の内部に半導体素子１９（例え−ｊｆ ）
ランジスタ）をマウントし金属細線（例えば金線）−鐘
、加′によって前記半導体素子１９の電量と該半導体容
器とを電気的に接続してなる半導体装置例えばＰＥＴに
於いて、スタッド１６と絶縁壁部材１７とをろう材１４
（例えば銀銅共晶ろう）でろう付の際に、スタッド１６
の表面にろう材１４が濡れ易い金属層１５ （例えばＮ
ｉ）をメッキ等で施した彼に、販金属層１５の一部を除
去してろう材の濡れにくい金槁層を露出せしめ、即ち例
えば切削等により＃１２１を設けたり、或いは第６図に
示す如くスタッド１６に突出部２２を設ける。これらの
溝２１又は突出部ηをろう材にぬれζこくいスタッドで
形成すれば、半導体素子のマウント部及び金属＃１線の
ボンディング部は壁部材のろう材からは完全にし中へい
される。
尚ろう材の流れ防止の為にろう流れ防止剤の款布とか、
或いは硝子とかば化層を部分的に設ける等の方法も考え
られるが、ろう流れ防止剤の塗布、除去に高度の技術か
要求されるし、又硝子とか酸化層の設置は酸化雰囲気還
元雰囲気のサイクルによる材質劣化を惹起し、且つ該層
の設置、除去等に高度の技術が要求される事、及び両技
術共に着しい工数がかかる等の理由により望ましい方法
とは言えない。
或いは硝子とかば化層を部分的に設ける等の方法も考え
られるが、ろう流れ防止剤の塗布、除去に高度の技術か
要求されるし、又硝子とか酸化層の設置は酸化雰囲気還
元雰囲気のサイクルによる材質劣化を惹起し、且つ該層
の設置、除去等に高度の技術が要求される事、及び両技
術共に着しい工数がかかる等の理由により望ましい方法
とは言えない。
Ｉた、第５図において例えろう材１４かみそ内に入り込
んでも、入り込んだろう材ははじき出されるので、これ
が悪影響をおよぼすことはない０その上、みぞ周辺でろ
う材は金属層１４＠に収縮するようにｔｉするため、接
続強度を著しく向上させることができる。この効果は、
第６図の突出部にもいえることであり、ここではろう材
がはい上がりを全くみせないため、突出部上へのボンデ
ィングを良好にできる０ざらにボンディング線が突出部
の分だけ短かくてよいので、高周波特性に迄影曽をおよ
ぼすインダクタンスを大きく低減できる。
んでも、入り込んだろう材ははじき出されるので、これ
が悪影響をおよぼすことはない０その上、みぞ周辺でろ
う材は金属層１４＠に収縮するようにｔｉするため、接
続強度を著しく向上させることができる。この効果は、
第６図の突出部にもいえることであり、ここではろう材
がはい上がりを全くみせないため、突出部上へのボンデ
ィングを良好にできる０ざらにボンディング線が突出部
の分だけ短かくてよいので、高周波特性に迄影曽をおよ
ぼすインダクタンスを大きく低減できる。
以上本発明はその良好な実施例について説明されたが、
それは単なる例示的なものであって制限的意味を有する
ものでｒ７いことは勿論である。従って本発明の精神及
び範囲から逸脱することなしに本発明は種々の変更を加
えて実施し得るが、それらはすべて前記した本願特許請
求の範囲内に包含されるものである。
それは単なる例示的なものであって制限的意味を有する
ものでｒ７いことは勿論である。従って本発明の精神及
び範囲から逸脱することなしに本発明は種々の変更を加
えて実施し得るが、それらはすべて前記した本願特許請
求の範囲内に包含されるものである。
第１図はろう付技術に於ける基本因、第２〜第４図は従
来のろう付技術を説明する為の図、第５図および＃！６
図は本発明の実施例による半導体装置の断面図である。 １・・・・・・絶縁基板、２．１２・・・・・・メタラ
イズ層、３．１３・・・・・・外部引出リード、４．１
４・・・・・・ろう材、５．１５・・・・・・ろう材が
濡れ鳥い金属層、１６・・・・・・スタッド、１７・・
・・・・絶縁壁部材、 １８・・・・・・メタライズ
層、 １９・・・・・・半導体素子、 加・・・・・
・金属細線、２１・・・・・・溝、 η・・・・・・突
出部早１ 目 第２ 日・ 第５ｍ 第、５ 図 第 ６ 口 手続補正書（方側 ５７．１２．２９ 特許庁長官 殿 １、事件の表示 昭和５７年 特許願第７６９４
１号２、発明の名称 半導体装置 ３、補正をする者 事件との関係 出 願 人東京都港区芝五
丁目３３番１号 ４、代理人 〒１０８ 東京都港区芝五丁目３７番８号 住人三田
ビル６ 補正の対象 図面 ７ 補正の内容 特願昭４９−１００９３９号に関し、昭和５７年５月７
日付で分割出願を２件（４１願＠５７−７６９４１号。 特願昭５７−７６９４２号）提出致しまし九が、事務上
の錯誤により図面を差し違えて添付してしまいまし几。 本補正書にて正しい図面を添付致しますので、再度ご精
査の程、お願い申し上げます。 −〕・ ニー 蕗ｌ 目 第 ２５ ＄３ 目 ￥４餡
来のろう付技術を説明する為の図、第５図および＃！６
図は本発明の実施例による半導体装置の断面図である。 １・・・・・・絶縁基板、２．１２・・・・・・メタラ
イズ層、３．１３・・・・・・外部引出リード、４．１
４・・・・・・ろう材、５．１５・・・・・・ろう材が
濡れ鳥い金属層、１６・・・・・・スタッド、１７・・
・・・・絶縁壁部材、 １８・・・・・・メタライズ
層、 １９・・・・・・半導体素子、 加・・・・・
・金属細線、２１・・・・・・溝、 η・・・・・・突
出部早１ 目 第２ 日・ 第５ｍ 第、５ 図 第 ６ 口 手続補正書（方側 ５７．１２．２９ 特許庁長官 殿 １、事件の表示 昭和５７年 特許願第７６９４
１号２、発明の名称 半導体装置 ３、補正をする者 事件との関係 出 願 人東京都港区芝五
丁目３３番１号 ４、代理人 〒１０８ 東京都港区芝五丁目３７番８号 住人三田
ビル６ 補正の対象 図面 ７ 補正の内容 特願昭４９−１００９３９号に関し、昭和５７年５月７
日付で分割出願を２件（４１願＠５７−７６９４１号。 特願昭５７−７６９４２号）提出致しまし九が、事務上
の錯誤により図面を差し違えて添付してしまいまし几。 本補正書にて正しい図面を添付致しますので、再度ご精
査の程、お願い申し上げます。 −〕・ ニー 蕗ｌ 目 第 ２５ ＄３ 目 ￥４餡
Claims (1)
- 金属体上に半導体素子とこれを気密Ｉこ封入する壁部材
とをろう付した半導体装置において、前記壁部材および
半導体素子をろう付する部分の前記金属体表面にはろう
材にぬれやすい金属部材が設けられ、前記半導体素子と
壁部材との間には壁部材を取り付けるろう材を壁部材側
へはじく手段が設けられていることを％黴とする半導体
装置０
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57076941A JPS5890748A (ja) | 1982-05-07 | 1982-05-07 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57076941A JPS5890748A (ja) | 1982-05-07 | 1982-05-07 | 半導体装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP49100939A Division JPS5819385B2 (ja) | 1974-09-04 | 1974-09-04 | ロウヅケホウホウ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5890748A true JPS5890748A (ja) | 1983-05-30 |
| JPS6236391B2 JPS6236391B2 (ja) | 1987-08-06 |
Family
ID=13619764
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57076941A Granted JPS5890748A (ja) | 1982-05-07 | 1982-05-07 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5890748A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61107751A (ja) * | 1984-10-30 | 1986-05-26 | Nec Kansai Ltd | 樹脂モ−ルド型半導体装置 |
| US4618879A (en) * | 1983-04-20 | 1986-10-21 | Fujitsu Limited | Semiconductor device having adjacent bonding wires extending at different angles |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5128555A (ja) * | 1974-09-04 | 1976-03-10 | Nippon Electric Co |
-
1982
- 1982-05-07 JP JP57076941A patent/JPS5890748A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5128555A (ja) * | 1974-09-04 | 1976-03-10 | Nippon Electric Co |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4618879A (en) * | 1983-04-20 | 1986-10-21 | Fujitsu Limited | Semiconductor device having adjacent bonding wires extending at different angles |
| JPS61107751A (ja) * | 1984-10-30 | 1986-05-26 | Nec Kansai Ltd | 樹脂モ−ルド型半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6236391B2 (ja) | 1987-08-06 |
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