JPS5890892A - プログラム制御式自動交換方式 - Google Patents
プログラム制御式自動交換方式Info
- Publication number
- JPS5890892A JPS5890892A JP18957181A JP18957181A JPS5890892A JP S5890892 A JPS5890892 A JP S5890892A JP 18957181 A JP18957181 A JP 18957181A JP 18957181 A JP18957181 A JP 18957181A JP S5890892 A JPS5890892 A JP S5890892A
- Authority
- JP
- Japan
- Prior art keywords
- processing
- exchange
- data
- central processing
- call processing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04Q—SELECTING
- H04Q3/00—Selecting arrangements
- H04Q3/42—Circuit arrangements for indirect selecting controlled by common circuits, e.g. register controller, marker
- H04Q3/54—Circuit arrangements for indirect selecting controlled by common circuits, e.g. register controller, marker in which the logic circuitry controlling the exchange is centralised
- H04Q3/545—Circuit arrangements for indirect selecting controlled by common circuits, e.g. register controller, marker in which the logic circuitry controlling the exchange is centralised using a stored program
- H04Q3/54541—Circuit arrangements for indirect selecting controlled by common circuits, e.g. register controller, marker in which the logic circuitry controlling the exchange is centralised using a stored program using multi-processor systems
- H04Q3/54558—Redundancy, stand-by
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Multi Processors (AREA)
- Exchange Systems With Centralized Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明Ｌプログラム制御式自動交換機に関し、特にメモ
リ制御方式に関する。
リ制御方式に関する。
従来のプログラム制御式自動交換機に於けるメモリ制御
方式では、二重化された中央処理装置にそれぞれ＜＜）
つけの形で記憶装置を設は交換処理を行なっている。し
九がって前記方式の場合、互がいに相手系の交換制御状
態を知ることができないため、運用系を切替える時、切
替時点の交換制御状態を相手系と合わせるため呼処理デ
ータを相手系に対して転送する必要がある。したがって
、転送動作をしている間、交換処理が一時的に中断する
ことになシ実時間処理を要求される交換機の処理動作を
阻害することになる。
方式では、二重化された中央処理装置にそれぞれ＜＜）
つけの形で記憶装置を設は交換処理を行なっている。し
九がって前記方式の場合、互がいに相手系の交換制御状
態を知ることができないため、運用系を切替える時、切
替時点の交換制御状態を相手系と合わせるため呼処理デ
ータを相手系に対して転送する必要がある。したがって
、転送動作をしている間、交換処理が一時的に中断する
ことになシ実時間処理を要求される交換機の処理動作を
阻害することになる。
本発明の目的は、呼処理データを記憶する記憶装置に対
しては二重化された中央処理装置が共有して直接アドレ
ス指定することができ、且つ交換処理プログラムおよび
固定データについては、二重化された中央処理装置のそ
れぞれに個別の記憶装置を対応させることによシ、二重
化の冗長構成を採シシステムの信頼性を高めることがで
きるプログラム側−自動交換方式を提供することにある
。
しては二重化された中央処理装置が共有して直接アドレ
ス指定することができ、且つ交換処理プログラムおよび
固定データについては、二重化された中央処理装置のそ
れぞれに個別の記憶装置を対応させることによシ、二重
化の冗長構成を採シシステムの信頼性を高めることがで
きるプログラム側−自動交換方式を提供することにある
。
本発明によるプログラム制御式自動交換方式は、二重化
された中央処理部のそれぞれから直接アドレス指定され
ゐ共有記憶手段と、二重化され九中央処理部のいずれか
一方から専用的に直接アドレス指定される個別記憶手段
とを備え、共通記憶手段に呼処理データを、且つ個別記
憶手段に交換処理プログラムヂおよび固定データをそれ
ぞわ記憶することによシ交換制御を行なうことを特徴と
する。
された中央処理部のそれぞれから直接アドレス指定され
ゐ共有記憶手段と、二重化され九中央処理部のいずれか
一方から専用的に直接アドレス指定される個別記憶手段
とを備え、共通記憶手段に呼処理データを、且つ個別記
憶手段に交換処理プログラムヂおよび固定データをそれ
ぞわ記憶することによシ交換制御を行なうことを特徴と
する。
以下、本発明の実施例について図面を参照して説明する
。
。
図は、本発明の一実施例を示す構成τ図である。
図において、１０１ニブログラム制御によ多動作する０
系中央処理装置（以下ＣＣＯと称す）、１０１はＣＣＯ
・１００で制御される０系メモリ制御装置（ＭＥＭＣＯ
’） 、１０２はＣＣｏ・１００と個別対応し、且つ交
換処理プログラム〆および固定データを記憶する０系記
憶装置（ＭＥＭ Ｏ）でＭＥＭＣｏｌｏｌより制御され
る。また、２００はプログ２ム制御によ）動作する１系
中央処理装置（ｃｃｌ ）、２０１はＣＣ１・２００で
制御される１系メモリ制御装置、（ＭＥＭＣＩ ）、２
０２はＣＣ１・２００と個別対応し、且つ交換処理プロ
グラムＩおよび固定データを記憶する１系記憶１＆置（
ＭＥＭＩ）でＭＥＭＣｌ・２０１よシ制御される。さら
に、３００はＭＥＭＣＱ・１０１及びＭＥＭＯｌ・２０
１よシそれぞれ制御される共通記憶装置（ＣＭＥＭ）で
あシ、交換動作の呼処理データが記憶される。３０１社
二重化されたＣＣＱ・１００とＣＣ１・２００の運用状
態を制御するシステム制御装＠（ｓｙｓｃ）である。
系中央処理装置（以下ＣＣＯと称す）、１０１はＣＣＯ
・１００で制御される０系メモリ制御装置（ＭＥＭＣＯ
’） 、１０２はＣＣｏ・１００と個別対応し、且つ交
換処理プログラム〆および固定データを記憶する０系記
憶装置（ＭＥＭ Ｏ）でＭＥＭＣｏｌｏｌより制御され
る。また、２００はプログ２ム制御によ）動作する１系
中央処理装置（ｃｃｌ ）、２０１はＣＣ１・２００で
制御される１系メモリ制御装置、（ＭＥＭＣＩ ）、２
０２はＣＣ１・２００と個別対応し、且つ交換処理プロ
グラムＩおよび固定データを記憶する１系記憶１＆置（
ＭＥＭＩ）でＭＥＭＣｌ・２０１よシ制御される。さら
に、３００はＭＥＭＣＱ・１０１及びＭＥＭＯｌ・２０
１よシそれぞれ制御される共通記憶装置（ＣＭＥＭ）で
あシ、交換動作の呼処理データが記憶される。３０１社
二重化されたＣＣＱ・１００とＣＣ１・２００の運用状
態を制御するシステム制御装＠（ｓｙｓｃ）である。
なお、この実施例ではＣＣ０−１００およびＣＣＩ・２
００線片方の系が運用−中の時、他方の系を停止して交
換処理を行なう。また、この実施例におけルｃＭＥＭ３
００． ＭＥＭＯ−１０２オよび＆ＩＥＭ１−２０２に
対するメモリ査地割付けは１６進数表示で行なわれ、Ｉ
ｏｏｏｏ〜＄３ＦＦＢ”までがＣＭＥＭ３００に対する
番地であシ、４１４０００〜４１ＦＦＦＦまではＭＥＭ
Ｏ・１０２及びＭＥＭｌ・２０２に対する番地を構成す
る。
００線片方の系が運用−中の時、他方の系を停止して交
換処理を行なう。また、この実施例におけルｃＭＥＭ３
００． ＭＥＭＯ−１０２オよび＆ＩＥＭ１−２０２に
対するメモリ査地割付けは１６進数表示で行なわれ、Ｉ
ｏｏｏｏ〜＄３ＦＦＢ”までがＣＭＥＭ３００に対する
番地であシ、４１４０００〜４１ＦＦＦＦまではＭＥＭ
Ｏ・１０２及びＭＥＭｌ・２０２に対する番地を構成す
る。
次に、ヒの実施例における交換処理について評細に説明
すると、ＭＥＭＯ・１０２及びＭＥＭｔ・２０２の同一
メモリ番地には同一内容の交換処理プ四ダ９へおよび固
定データを雀鴎右れ５ＣＣｏ−、ｔｏｏ−ＭＥＭＣ□・
・１０１” ＭＥＭＯ拳１０２の回路とｃｃｌ・−２０
０−ＭＥＭＣＩ・２０１−ＭＥＭｌ・２０２の回路とに
よシ冗長構成された２重化系において交換処理プログ、
７ムを実行する。また、ｃｃｍ・１６０−ＭＥＭＣＯ・
１０１−ＣＭｌｏｌ−Ｃ又は、ｃｃｌ＠２００−ＭＥＭ
Ｃｌ・２０１−ＣＭＥＭ・３００の回路によシ、運用系
よりＣＭ ＢＭ・３００に対して交換処理実行中の呼処
理データの書き込み、および読み出し動作が行なわれる
。、ここで、ＣＣＯ・１００が運用中と仮定して動作を
説明すると、プログラム、および、固定データの読み出
し動作が前述のごと＜ＣＣＯす００−ＭＥＭＣＯ・１０
１−ＭＥＭＯ・１０２の回路で行なわれる一方、交換処
理実行中の呼処理データの書き込み、および読み出しは
、ＣＣＯ・１００−ＭＥＭＣＯ・ｌ Ｑ ｌ−ＣＮＢＭ
−３００で行なわれる。ここで、ＣＣＯ・１００からＣ
Ｃ１・２００へ運用系を切替える場合、ＣＣＯ・Ｚｏｏ
よシ８ＹＳＣ３０１に運用系の切替要求が出されると、
１９Ｙ８ｃ３０１祉ｃｃｌ−２００を起動する。ＣＣ１
・２００が正常動作を始めると、ＣＣＱ・１００の動作
停止を８Ｙ８Ｃ３０１に要求する。そして、 ４８Ｙ
ＳＣ３０１けＣＣＯ・１００の動作を停止させる。前述
の切替動作は非常に短時間で行なわれる。正常動作を始
めたＣＣＩ・２００はＣＣｌ−２００−細ＥＭＣ１・２
０１−ＭＥＭｌ・２０２の回路によシブログラムを実行
し、又、ＣＣ１・２００−ＭＥＭＣＩ・２０１− ＣＭ
ＥＭ３００の回路によシ、ＣＣＱ・１００ 系で実行さ
れた呼処理データを引継いで交換処理を実行する。
すると、ＭＥＭＯ・１０２及びＭＥＭｔ・２０２の同一
メモリ番地には同一内容の交換処理プ四ダ９へおよび固
定データを雀鴎右れ５ＣＣｏ−、ｔｏｏ−ＭＥＭＣ□・
・１０１” ＭＥＭＯ拳１０２の回路とｃｃｌ・−２０
０−ＭＥＭＣＩ・２０１−ＭＥＭｌ・２０２の回路とに
よシ冗長構成された２重化系において交換処理プログ、
７ムを実行する。また、ｃｃｍ・１６０−ＭＥＭＣＯ・
１０１−ＣＭｌｏｌ−Ｃ又は、ｃｃｌ＠２００−ＭＥＭ
Ｃｌ・２０１−ＣＭＥＭ・３００の回路によシ、運用系
よりＣＭ ＢＭ・３００に対して交換処理実行中の呼処
理データの書き込み、および読み出し動作が行なわれる
。、ここで、ＣＣＯ・１００が運用中と仮定して動作を
説明すると、プログラム、および、固定データの読み出
し動作が前述のごと＜ＣＣＯす００−ＭＥＭＣＯ・１０
１−ＭＥＭＯ・１０２の回路で行なわれる一方、交換処
理実行中の呼処理データの書き込み、および読み出しは
、ＣＣＯ・１００−ＭＥＭＣＯ・ｌ Ｑ ｌ−ＣＮＢＭ
−３００で行なわれる。ここで、ＣＣＯ・１００からＣ
Ｃ１・２００へ運用系を切替える場合、ＣＣＯ・Ｚｏｏ
よシ８ＹＳＣ３０１に運用系の切替要求が出されると、
１９Ｙ８ｃ３０１祉ｃｃｌ−２００を起動する。ＣＣ１
・２００が正常動作を始めると、ＣＣＱ・１００の動作
停止を８Ｙ８Ｃ３０１に要求する。そして、 ４８Ｙ
ＳＣ３０１けＣＣＯ・１００の動作を停止させる。前述
の切替動作は非常に短時間で行なわれる。正常動作を始
めたＣＣＩ・２００はＣＣｌ−２００−細ＥＭＣ１・２
０１−ＭＥＭｌ・２０２の回路によシブログラムを実行
し、又、ＣＣ１・２００−ＭＥＭＣＩ・２０１− ＣＭ
ＥＭ３００の回路によシ、ＣＣＱ・１００ 系で実行さ
れた呼処理データを引継いで交換処理を実行する。
以上説明したように本発明によれば、呼処理データを記
憶する共通記憶゛手段を二重化された中央処理部に対応
させて設けると共に、各制御系の交換処理プログラム夛
および、固定データを専用に記憶する個別記憶手段を二
重化された中央処理部のそれぞれに対応させて設け、且
つこれら記憶手段を中央処理部よシ直接アドレス指定す
ることによ）、制御系二重化構成による信１ｉｊ１１ｉ
Ｌ向上と共に１制御系切替時においても実時間処理の要
求される交換処理動作に遅延を生じさせることのない交
換制御を成し得る。
憶する共通記憶゛手段を二重化された中央処理部に対応
させて設けると共に、各制御系の交換処理プログラム夛
および、固定データを専用に記憶する個別記憶手段を二
重化された中央処理部のそれぞれに対応させて設け、且
つこれら記憶手段を中央処理部よシ直接アドレス指定す
ることによ）、制御系二重化構成による信１ｉｊ１１ｉ
Ｌ向上と共に１制御系切替時においても実時間処理の要
求される交換処理動作に遅延を生じさせることのない交
換制御を成し得る。
図は本発明の一実施例を示す構成図である。
１００・・・・・・０系中央処理装置、１０１・・°゛
−０系メモリ制御装置、１０２・・・・・・０系記憶装
＠、 ２００・・・・・・１系中央処理装置、２０１・
・・・・・１系メモリ制御装置、２０２・・・・・・１
系記憶装置、３００・・・・・・共通記憶装置、３０１
・・・・・・システム制御装置。
−０系メモリ制御装置、１０２・・・・・・０系記憶装
＠、 ２００・・・・・・１系中央処理装置、２０１・
・・・・・１系メモリ制御装置、２０２・・・・・・１
系記憶装置、３００・・・・・・共通記憶装置、３０１
・・・・・・システム制御装置。
Claims (1)
- 二重化された中央処理部のそれぞれから直接アドレス指
定され且つ呼処理データを記憶する共通記憶手段と、二
重化された中央処理部のいずれか一方から専用的に直接
アドレス指定され且つ交換処理プログラムおよび固定デ
ータを記憶する個別記憶手段とを備えることを特徴とす
るプログラム制御式自動交換方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18957181A JPS5890892A (ja) | 1981-11-26 | 1981-11-26 | プログラム制御式自動交換方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18957181A JPS5890892A (ja) | 1981-11-26 | 1981-11-26 | プログラム制御式自動交換方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5890892A true JPS5890892A (ja) | 1983-05-30 |
Family
ID=16243555
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18957181A Pending JPS5890892A (ja) | 1981-11-26 | 1981-11-26 | プログラム制御式自動交換方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5890892A (ja) |
-
1981
- 1981-11-26 JP JP18957181A patent/JPS5890892A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2886856B2 (ja) | 二重化バス接続方式 | |
| CN120560594B (zh) | 存储集群、系统、数据处理方法、设备、介质以及产品 | |
| JPH05233162A (ja) | データ退避方式および保守機能を備えたデータ処理システム | |
| JPS5890892A (ja) | プログラム制御式自動交換方式 | |
| JPH0122653B2 (ja) | ||
| JP3105029B2 (ja) | 二重化制御装置 | |
| JPH0554009A (ja) | プログラムロード方式 | |
| JPS59180897A (ja) | バツテリバツクアツプメモリの二重化方式 | |
| JPH08123719A (ja) | 情報処理装置 | |
| JPH0264845A (ja) | 主制御部多重化電子計算機 | |
| JPS638500B2 (ja) | ||
| JPH0827761B2 (ja) | 二重化メモリの両系同時書込方法 | |
| KR20000041123A (ko) | 교환기의 이중화 제어 구조를 위한 메모리 비교장치 | |
| JPH0751609Y2 (ja) | プログラマブルコントローラの故障情報記憶回路 | |
| JPH07319720A (ja) | プロセッサの系切替え方式 | |
| JPH05736B2 (ja) | ||
| JPH0574110B2 (ja) | ||
| JPH09232998A (ja) | 情報処理用２重冗長システム及び交換システム | |
| JPS59123056A (ja) | 冗長機能自動切替システム | |
| JPH02216573A (ja) | ２重化メモリ構成方法 | |
| JPS60253083A (ja) | 記憶装置制御方式 | |
| JP2000099360A (ja) | ２重系システム | |
| JPS5938863A (ja) | 共有メモリのアクセス制御方式 | |
| JPS63158654A (ja) | マイクロコントロ−ラ | |
| JPS58114257A (ja) | 情報処理装置におけるプログラムメモリアクセス方式 |