JPH05736B2 - - Google Patents

Description

【発明の詳細な説明】 〔概要〕 本発明は、コンピユータシステムにおけるイニ
シヤルプログラムロード方法に関し、 中央処理装置が１つの入出力制御装置に接続さ
れるように設定したノンクロスモードと、中央処
理装置が複数の入出力制御装置の何れか選択され
たものに接続されるように設定したクロスモード
があり、このクロスモードで中央処理装置と入出
力制御装置の論理的接続を切換える切換手段を有
し、この切換手段で切換えられた論理的接続を定
義した情報を記憶し、ノンクロスモードで中央処
理装置によるイニシヤルプログラムロードを行う
イニシヤルプログラムロード方法であつて、中央
処理装置によつてノンクロスモードでイニシヤル
プログラムロードを行い、このイニシヤルプログ
ラムロードが失敗した際には、ノンクロスモード
で設定されている入出力制御装置を前記情報で記
憶している入出力制御装置に置き換えて、このク
ロスモードで接続可能な入出力制御装置を介して
中央処理装置によるイニシヤルプログラムロード
を再び行うことを特徴とするものである。

〔産業上の利用分野〕

本発明はマルチコンピユータシステム等に好適
なイニシヤルプログラムロード（IPL）方法に関
し、特にイニシヤルプログラムロードが失敗した
とき、動的かつ効率的にイニシヤルプログラムロ
ードのリトライが可能なイニシヤルプログラムロ
ード方法に関するものである。

〔従来の技術〕

一般にコンピユータシステムの運用では、制御
プログラムを外部記憶装置に保存し、コンピユー
タシステムの立上げ毎に、その外部記憶装置から
主記憶装置に制御プログラムをロードするイニシ
ヤルプログラムロード（IPL）が行われている。

中央処理装置（CPU）は、入出力制御装置
〔チヤネルコントローラ（CHC）〕を介して外部
記憶装置に論理的に接続される。

マルチコンピユータシステムでは、複数の外部
記憶装置が備えられ、これらの外部記憶装置に対
応する複数の入出力制御般装置を制御するチヤネ
ルプロセツサ（CHP）が設けられている。

一つの中央処理装置と一つの外部記憶装置との
パスを形成するため、浮動チヤネルアドレス
（Floating Channel Address；FCA；入出力制
御装置CHCを論理的に識別するためのアドレス）
がコンピユータシステムの中に定義されており、
中央処理装置はオペレーテイングシステム（OS）
等の管理プログラムが発行する浮動チヤネルアド
レスに対するセツト命令等で何れの外部記憶装置
にも論理的に接続可能（以下、クロスモードとい
う）となつている。

しかし、コンピユータシステムの立上げ時すな
わちイニシヤルプログラムロードは、中央処理装
置と入出力制御装置を論理的に一対一に接続する
ノンクロスモードにおいて実行され、イニシヤル
プログラムロードを実行する選択された中央処理
装置は、その立上げ時に一義的に定められている
外部記憶装置との接続関係で、論理的に接続され
た入出力制御装置からのみイニシヤルプログラム
ロードを実行していた。

〔発明が解決しようとする課題〕

しかしながら、前記従来のイニシヤルプログラ
ムロード（IPL）の実行においては、一つのパス
で例えば入出力制御装置（CHC）が使用中や障
害等によつてイニシヤルプログラムロードが失敗
すると、イニシヤルプログラムロードは、ノンク
ロスモードにおいてのみ実行され得るので、他の
何れかのパス（交替パス）に切換えることはでき
ないため、その中央処理装置から異なる入出力制
御装置に対してイニシヤルプログラムロードのリ
トライを行うことが不可能であつた。

この場合には、一つのパスでイニシヤルプログ
ラムロードが失敗して、次のイニシヤルプログラ
ムロードのリトライを行う場合は、オペレータの
操作によりイニシヤルプログラムロードを行う中
央処理装置を切換えなければならず、コンピユー
タシステムの立上げを動的および効率的に行うこ
とができない、という問題点があつた。

本発明は上記問題点に鑑みて創案されたもの
で、一つのパスでイニシヤルプログラムロードが
失敗した時に、交替パスによりイニシヤルプログ
ラムロードのリトライを可能にするとともに、コ
ンピユータシステムの立上げが動的かつ効率的に
行われ得るイニシヤルプログラムロード方法を提
供することを目的とする。

〔課題を解決するための手段〕

本発明の上記目的を達成するための手段は、第
１図の原理説明図に示すように、中央処理装置１
が１つの入出力制御装置２ａに接続されるように
設定したノンクロスモードと、前記中央処理装置
１が複数の入出力制御装置２ａ〜２ｎの何れか選
択されたものに接続されるように設定したクロス
モードがあり、このクロスモードで前記中央処理
装置１と入出力制御装置２ａ〜２ｎの論理的接続
を切換える切換手段３を有し、この切換手段３で
切換えられた論理的接続を定義した情報を記憶
し、前記ノンクロスモードで前記中央処理装置１
によるイニシヤルプログラムロードを行うイニシ
ヤルプログラムロード方法であつて、前記中央処
理装置１によつて前記ノンクロスモードでイニシ
ヤルプログラムロードを行い、このイニシヤルプ
ログラムロードが失敗した際には、前記ノンクロ
スモードで設定されている入出力制御装置２ａを
前記情報で記憶している入出力制御装置に置き換
えて、前記クロスモードで接続可能な入出力制御
装置を介して前記中央処理装置１によるイニシヤ
ルプログラムロードを再び行うようにしたイニシ
ヤルプログラムロード方法である。

〔作用〕

本発明によれば、前記中央処理装置１によつて
ノンクロスモードでイニシヤルプログラムロード
を行つた際に、このイニシヤルプログラムロード
が失敗しても、ノンクロスモードで定義されてい
る入出力制御装置２ａを、クロスモードで選択さ
れ設定されている接続可能な一つの入出力制御装
置に、前記切換手段３が置き換えて、前記中央処
理装置１によるイニシヤルプログラムロードを行
う。

〔実施例〕

以下、本発明の一実施例を図面に基づいて詳細
に説明する。

第２図は本発明を実施したマルチコンピユータ
システムの構成図である。まず、その構成を説明
する。このコンピユータシステムは複数の中央処
理装置（CPU）１ａ〜１ｄを備え、各中央処理
装置（CPU）のゲグループで共用する主記憶制
御装置（MCU）４ａ，４ｂを有している。この
主記憶制御装置（MCU）４ａ，４ｂには、イニ
シヤルプログラムロード（IPL）の複数のパスを
形成することになるチヤネルプロセツサ（CHP）
５ａ，５ｂがそれぞれ結合され、各チヤネルプロ
セツサ（CHP）５ａ，５ｂは、複数の入出力制
御装置（CHC）２ａ〜２ｈを有しクロスモード
においてそれらの入出力制御装置（CHC）２ａ
〜２ｈを全ての中央処理装置（CPU）１ａ〜１
ｄへ接続することを可能としている。

前記クロスモードを可能とするために、主記憶
制御装置（MCU）４ａ，４ｂは、相互に接続さ
れて、互いに他側の中央処理装置（CPU）とチ
ヤネルプロセツサ（CHP）を接続できるように
構成されている。

さらに、各主記憶制御装置（MCU）４ａ，４
ｂのそれぞれには、サービスプロセツサ（SVP）
３ａ，３ｂが接続されており、このサービスプロ
セツサ（SVP）３ａ，３ｂが本発明の切換手段
を構成する。

各主記憶制御装置（MCU）４ａ，４ｂには、
図示しない主記憶装置が接続されていて、中央処
理装置（CPU）１ａ〜１ｄからのアクセスを制
御している。

また、各入出力制御装置（CHC）２ａ〜２ｈ
には、外部記憶装置として磁気デイスク装置等が
接続され、中央処理装置（CPU）は主記憶制御
装置（MCU）内に形成された浮動チヤネルアド
レス（FCA）で指定される入出力制御装置
（CHC）２ａ〜２ｈの何れかと入出力ができるよ
うになつている。

以上のように構成されたマルチコンピユータシ
ステムにおける本実施例の作動を説明する。

イニシヤルプログラムロード（IPL）の実行が
完了した後においては、中央処理装置（CPU）
と入出力制御装置（CHC）の接続を定義する浮
動チヤネルアドレス（FCA）をオペレーテイン
グシステム（OS）等の管理プログラムが管理す
ることにより、それぞれの中央処理装置（CPU）
はクロスモードでそれぞれの入出力制御装置
（CHC）と自在に接続ができるようになつている
が、イニシヤルプログラムロード（IPL）の実行
時には、中央処理装置（CPU）は、一義的にア
クセスすることに予めになつている一台のチヤネ
ルプロセツサ（CHP）が保有する一台の入出力
制御装置（CHC）と接続し、ノンクロスモード
においてイニシヤルプログラムロード（IPL）を
実行する。

この接続状態は浮動チヤネルアドレス（FCA）
に定義され、サービスプロセツサ（SVP）３ａ，
３ｂがそれぞれ管理し、このサービスプロセツサ
（SVP）３ａ，３ｂは、例えば中央処理装置
（CPU）No.０の入出力制御装置（CHC）No.０との
間のパスにより、イニシヤルプログラムロード
（IPL）を実行し、そのイニシヤルプログラムロ
ード（IPL）の失敗を検出したときは、浮動チヤ
ネルアドレス（FCA）を一時的に交替パス〔例
えば中央処理装置（CPU）No.０と入出力制御装
置（CHC）No.１〕に切換えてイニシヤルプログ
ラムロード（IPL）をリトライする。

このことによつて、イニシヤルプログラムロー
ド（IPL）が成功する確率を高めることができ、
また、イニシヤルプログラムロード（IPL）の失
敗時のリトライを動的に行うことが可能になる。

第３図はイニシヤルプログラムロード（IPL）
の実行を管理するテーブルを示しており、イニシ
ヤルプログラムロード（IPL）を実施する中央処
理装置CPUNo.０はノンクロスモードにおいて入
出力制御装置（CHC）No.０と一対一に接続され、
クロスモードにおいては、入出力制御装置
（CHC）No.０，１，２，３の何れか一つと浮動チ
ヤネルアドレス（FCA）を介して接続されるよ
うになつていることを示したものである。

第３図のａはノンクロスモードにおいてサービ
スプロセツサSVP内に設定されたイニシヤルプ
ログラムロード（IPL）機番の０番によるイニシ
ヤルプログラムロードが失敗に終わり、イニシヤ
ルプログラムロード（IPL）機番が０番から１番
に変更された後を示す図である。

同図のａのイニシヤルプログラムロード
（IPL）機番に示されている“１”は、交替パス
を用いてイニシヤルプログラムロード（IPL）を
リトライするための仮の入出力制御装置（CHC）
No.を示すものであつて、この仮の入出力制御装置
CHCNo.１に相当する値が浮動チヤネルアドレス
（FCA）に既に設定されているかを前記サービス
プロセツサ（SVP）が検索する。

その検索の結果、既に浮動チヤネルアドレス
（FCA）に設定されている場合には、その入出力
制御装置（CHC）No.１がノンクロスモードにお
いてどの中央処理装置CPUNo.に接続されること
に定義されているかをサービスプロセツサ
（SVP）が検索する。この実施例ではその入出力
制御装置（CHC）No.１はノンクロスモードにお
いて中央処理装置（CPU）No.１に接続されるよ
うに定義されている。

イニシヤルプログラムロード（IPL）はノンク
ロスモードにおいてのみ実行されるため、イニシ
ヤルプログラムロード（IPL）機番で指定されて
いる入出力制御装置CHCNo.１と対象の中央処理
装置（CPU）No.０を使用してイニシヤルプログ
ラムロード（IPL）のリトライを行うためには、
ノンクロスモードにおいて定義されている中央処
理装置（CPU）No.１を、イニシヤルプログラム
ロード（IPL）が実際に実行させられる中央処理
装置（CPU）No.０に、第３図のｂに示すように
浮動チヤネルアドレス（FCA）内で入れ換える。
そして、その中央処理装置（CPU）No.を入れ換
えた状態で、イニシヤルプログラムロード
（IPL）のリトライを中央処理装置（CPU）No.０
に行わせる。

以上のような作用により、中央処理装置
（CPU）No.０が、第４図のａで点線で囲んだ、チ
ヤネルプロセツサ（CHP）No.０の入出力制御装
置（CHC）No.０との間のパスでイニシヤルプロ
グラムロード（IPL）が失敗しても、第４図のｂ
で点線で囲んだ、中央処理装置（CPU）No.０と
チヤネルプロセツサ（CHP）No.０の入出力制御
装置（CHC）No.１との間のパスで、イニシヤル
プログラムロード（IPL）のリトライが可能にな
る。

なお、本発明は上記実施例に限るものではな
く、本発明の主旨に沿つて種々の応用と実施態様
をとり得る。

また、本発明の浮動チヤネルアドレス（FCA）
の切換手段はサービスプログラム（SVP）に限
るものではなく、同等な機能を有するハードウエ
アでも良い。

また、本発明はマルチコンピユータシステムに
限ることなく複数のパスを備えていれば他のシン
グルのコンピユータシステムにも適応できること
はいうまでもない。

〔発明の効果〕

本発明は、以上説明したように、中央処理装置
によつてノンクロスモードでイニシヤルプログラ
ムロードを行つた際に、このイニシヤルプログラ
ムロードが失敗しても、ノンクロスモードで定義
されている入出力制御装置を、クロスモードで選
択され設定されている接続可能な一つの入出力制
御装置に前記切換手段が置き換えて、前記中央処
理装置によるイニシヤルプログラムロードを再び
実行することができるので、イニシヤルプログラ
ムロードが失敗した場合において、自動的に交替
パスに切換えてリトライさせることが可能であ
り、イニシヤルプログラムロードの成功率を高め
コンピユータシステムの立上げが動的かつ効率的
に行われ得るのである。

【図面の簡単な説明】

第１図は本発明の原理説明図、第２図は本発明
を実施したマルチコンピユータシステムの構成
図、第３図はイニシヤルプログラムロード
（IPL）の実行を管理するテーブルの説明図、第
４図は交替パスの切換説明図である。 １，１ａ〜１ｄ……中央処理装置（CPU）、２
ａ〜２ｎ……入出力制御装置（CHC）、３……切
換手段、３ａ＋３ｂ……サービスプロセツサ
（SVP）、４ａ，４ｂ……主記憶制御装置
（MCU）、５ａ，５ｂ……チヤネルプロセツサ
（CHP）。

Claims (1)

1. 【特許請求の範囲】 １ 中央処理装置１が１つの入出力制御装置２ａ
   に接続されるように設定したノンクロスモード
   と、 前記中央処理装置１が複数の入出力制御装置２
   ａ〜２ｎの何れか選択されたものに接続されるよ
   うに設定したクロスモードがあり、 このクロスモードで前記中央処理装置１と入出
   力制御装置２ａ〜２ｎの論理的接続を切換える切
   換手段３を有し、 この切換手段３で切換えられた論理的接続を定
   義した情報を記憶し、 前記ノンクロスモードで前記中央処理装置１に
   よるイニシヤルプログラムロードを行うイニシヤ
   ルプログラムロード方法であつて、 前記中央処理装置１によつて前記ノンクロスモ
   ードでイニシヤルプログラムロードを行い、 このイニシヤルプログラムロードが失敗した際
   には、前記ノンクロスモードで設定されている入
   出力制御装置２ａを前記情報で記憶している入出
   力制御装置に置き換えて、前記クロスモードで接
   続可能な入出力制御装置を介して前記中央処理装
   置１によるイニシヤルプログラムロードを再び行
   うことを特徴とするイニシヤルプログラムロード
   方法。