JPS5893341A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS5893341A JPS5893341A JP56192204A JP19220481A JPS5893341A JP S5893341 A JPS5893341 A JP S5893341A JP 56192204 A JP56192204 A JP 56192204A JP 19220481 A JP19220481 A JP 19220481A JP S5893341 A JPS5893341 A JP S5893341A
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- JP
- Japan
- Prior art keywords
- layer
- oxide film
- semiconductor
- region
- thermal oxide
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W15/00—Highly-doped buried regions of integrated devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W15/00—Highly-doped buried regions of integrated devices
- H10W15/01—Manufacture or treatment
Landscapes
- Local Oxidation Of Silicon (AREA)
- Element Separation (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明は絶縁ｒ−）１を電界効果トランジスタ（１＆）
８−ＦＩＣＴ ） 、 ＱＩ Ｋ Ｗ ｋ ｆ ｆ ｑ
ネル縦型ＭＯ８−ＦＥＴに適した半導体装置の製造方法
に関する。
８−ＦＩＣＴ ） 、 ＱＩ Ｋ Ｗ ｋ ｆ ｆ ｑ
ネル縦型ＭＯ８−ＦＥＴに適した半導体装置の製造方法
に関する。
発明の技術的背景とその問題点
従来、マルチチャネル縦型ＭＯ８−ＦＥＴＯ例として特
許第２０５０６８号の靜ｔＳ導トランジスタが良く知ら
れている。これは、真空管に似た型のトランジスタでア
リ、低雑音、高入力インピーダンス、低出力インピーダ
ンスの特徴を持ち、しかも−ドレイン電流がドレイン電
圧に対して飽和しない、いわゆる三極真空管形の不飽和
特性を示し、高能率、高耐圧素子として注目されている
。
許第２０５０６８号の靜ｔＳ導トランジスタが良く知ら
れている。これは、真空管に似た型のトランジスタでア
リ、低雑音、高入力インピーダンス、低出力インピーダ
ンスの特徴を持ち、しかも−ドレイン電流がドレイン電
圧に対して飽和しない、いわゆる三極真空管形の不飽和
特性を示し、高能率、高耐圧素子として注目されている
。
、 このような結晶内部に導電型或は不純物密度の異な
る領域を有する素子を形成する方法としては、従来では
一般に集積回路の製造工程と同様の選択拡散による場込
み方法がとられてい丸。
る領域を有する素子を形成する方法としては、従来では
一般に集積回路の製造工程と同様の選択拡散による場込
み方法がとられてい丸。
即ち、第１図−）に示す様に比較的高抵抗の半導体蒸仮
１に酸化膜２を形成し、この酸化膜２に格子状に窓をあ
け、そこから基板１と反対導電型の高濃度不純物を拡散
してｒ−）領域３を形７成する。次に、同図（ｂ）に示
すように酸化膜２を除去した後、気相成長によってｆｆ
−）領域３を内部にとりこんだ形で基板１と同一導電型
で比較的低抵抗の半導体領域４を形成する。このあと通
常の素子形成工程を経て第１図のような素子ｔ−製作す
る。５はドレイン領域、６は熱酸化膜、７はソース領域
である。
１に酸化膜２を形成し、この酸化膜２に格子状に窓をあ
け、そこから基板１と反対導電型の高濃度不純物を拡散
してｒ−）領域３を形７成する。次に、同図（ｂ）に示
すように酸化膜２を除去した後、気相成長によってｆｆ
−）領域３を内部にとりこんだ形で基板１と同一導電型
で比較的低抵抗の半導体領域４を形成する。このあと通
常の素子形成工程を経て第１図のような素子ｔ−製作す
る。５はドレイン領域、６は熱酸化膜、７はソース領域
である。
しかし、上記にのべた従来の製造方法では種々の問題点
を有していた。そのような問題点として久のようなもの
が挙げられる。
を有していた。そのような問題点として久のようなもの
が挙げられる。
（１） 選択的に窓あけされたところから不純物を拡
散してｆ−）領域３を形成するため、表面付近の不純物
濃度は大きいが内部にゆくに従って不純物量が少なくな
Ｆ）、１’−）領域３の抵抗を余り低くすることは出来
ない、従って、高速動作が得られない。しかも、選択拡
散後、基板１表面に気相成長半導体領域４を形成する過
程でｒ−）領域３の不純物は横方向にも拡散してゆくた
め、ｒ−ト間隔を小さくすることも原理的に困−である
。
散してｆ−）領域３を形成するため、表面付近の不純物
濃度は大きいが内部にゆくに従って不純物量が少なくな
Ｆ）、１’−）領域３の抵抗を余り低くすることは出来
ない、従って、高速動作が得られない。しかも、選択拡
散後、基板１表面に気相成長半導体領域４を形成する過
程でｒ−）領域３の不純物は横方向にも拡散してゆくた
め、ｒ−ト間隔を小さくすることも原理的に困−である
。
（２）ダート領域３を埋め込んだ後の半導体領域４の気
相成長時には拡散面から不純物がとびだす所副オートド
ーピング現象があり、このためｒ−）領域の大きさが実
効的に増大する。この現象によってソース領域１側の実
効的チャネル長が長くなυ、靜電酵導トランゾスタの特
徴である不飽和特性が得られなくなる。
相成長時には拡散面から不純物がとびだす所副オートド
ーピング現象があり、このためｒ−）領域の大きさが実
効的に増大する。この現象によってソース領域１側の実
効的チャネル長が長くなυ、靜電酵導トランゾスタの特
徴である不飽和特性が得られなくなる。
これらの問題点は静電誘導トランジスタのダート領域が
高濃度不純物層で出来ていることに起因する。
高濃度不純物層で出来ていることに起因する。
発明の目的
本発明の目的は、低抵抗でかつ微細な、高濃度不純物を
含む半導体埋込み層を形成することができる半導体装置
の製造方法を提供すること１ である。
含む半導体埋込み層を形成することができる半導体装置
の製造方法を提供すること１ である。
発明の概要
本発明は、第１の半導体層上に形成された熱酸化膜上に
高濃度不純物を含む半導体埋込み層ｔ１択的に形成し、
この埋込み層周囲に熱酸化膜を形成し、これら熱酸化膜
のうち綴込み層胤囲の部分を選択的に残した後、第１の
半導体層と同一導電型の第２の半導体層を珀糧１１；ｔ
Σ１Ｓ讃穎し’Ｌ Ｉａ ３ 。
高濃度不純物を含む半導体埋込み層ｔ１択的に形成し、
この埋込み層周囲に熱酸化膜を形成し、これら熱酸化膜
のうち綴込み層胤囲の部分を選択的に残した後、第１の
半導体層と同一導電型の第２の半導体層を珀糧１１；ｔ
Σ１Ｓ讃穎し’Ｌ Ｉａ ３ 。
発明の効果
本発明によれば、高濃度不純物を含む半導体埋込み層を
予め第１の半導体層上の酸化膜上に選択的に形成するた
め、低抵抗の埋込み層が得られる。そして、この埋込み
層は熱酸化膜で覆われるため、再拡散、オートドーピン
グ現象を防止でき、その間隔、形状を小さくすることが
ａ（能となる。
予め第１の半導体層上の酸化膜上に選択的に形成するた
め、低抵抗の埋込み層が得られる。そして、この埋込み
層は熱酸化膜で覆われるため、再拡散、オートドーピン
グ現象を防止でき、その間隔、形状を小さくすることが
ａ（能となる。
従って、例えばこのようにして得られる埋込み層１ｆ−
）領域としてマルチチャネル縦型ＭＯ８−ＦＩＴを構成
した場合、応答速度が速く、動作特性の良い素子が得ら
れる。
）領域としてマルチチャネル縦型ＭＯ８−ＦＩＴを構成
した場合、応答速度が速く、動作特性の良い素子が得ら
れる。
発明の実施例
この発明の一実施例としてマルチチャネル縦型ＭＯ８−
ＦＥＴの製造工程に適用した例を第２図を参照して説明
する。
ＦＥＴの製造工程に適用した例を第２図を参照して説明
する。
まず、第２図（ａ）に示すように、半導体基板、例えば
不純物＠ ［ｆ Ｎｎが７×１０ 国 の８塁シリコン
（ｓｌ）基板１１上に、熱酸化膜１２を５０００１形成
する。次に、第２図伽）に示すように熱酸化膜ＪＪｔＪ
択的に除去した後、砒素（Ａｌｉ拡散し、ドレイン領域
１ｓｔ−形成する。
不純物＠ ［ｆ Ｎｎが７×１０ 国 の８塁シリコン
（ｓｌ）基板１１上に、熱酸化膜１２を５０００１形成
する。次に、第２図伽）に示すように熱酸化膜ＪＪｔＪ
択的に除去した後、砒素（Ａｌｉ拡散し、ドレイン領域
１ｓｔ−形成する。
次に、第２図（ｃ）に示すように熱酸化膜１２ｔ−除去
して、続いて基板ＪＪ上に単結晶シリコン層Ｊ ４ｔｚ
００（Ｈ１１度気相成長させる。この時、基板１１表面
に付着し−ている不純物や薄い酸化ａ１ｉ−除去するた
めに、１１００℃ＯＩ Ｔｏ ＨＣ１／Ｈｚ雰囲気中で
熱処理を行ない、引続き気相成長炉内においてシランと
水素よシなるガスの熱分解によるシリコン層を基板１１
上に形成する。こうして、ドレイン領域１３を埋め込ん
だ後、第２図（荀に示すように基板１１上に再び熱酸化
膜１ｊ１）５００ｉ形成する。続いて、この熱酸化膜１
６上にアンモニア（ＮＨ３）とジクロルシラン（５ｔａ
２ｃｚ２ ）の熱分解法によってシリコン窒化膜（８１
，５Ｎ４膜）１６ｔ−設ける。
して、続いて基板ＪＪ上に単結晶シリコン層Ｊ ４ｔｚ
００（Ｈ１１度気相成長させる。この時、基板１１表面
に付着し−ている不純物や薄い酸化ａ１ｉ−除去するた
めに、１１００℃ＯＩ Ｔｏ ＨＣ１／Ｈｚ雰囲気中で
熱処理を行ない、引続き気相成長炉内においてシランと
水素よシなるガスの熱分解によるシリコン層を基板１１
上に形成する。こうして、ドレイン領域１３を埋め込ん
だ後、第２図（荀に示すように基板１１上に再び熱酸化
膜１ｊ１）５００ｉ形成する。続いて、この熱酸化膜１
６上にアンモニア（ＮＨ３）とジクロルシラン（５ｔａ
２ｃｚ２ ）の熱分解法によってシリコン窒化膜（８１
，５Ｎ４膜）１６ｔ−設ける。
こうして、素子間分離のための準備が整えしれた後、所
謂選択酸化技術によって素子間分離を行なう。即ち、第
２図（・）に示した通り、ドレイン領域１３上にのみ耐
酸化性マスクである８１５Ｎ４ ｇ １６を残し、他の
フィールド部分のＳｉ３Ｎ４膜を除去する。しかる後、
第２図（ｆ） Ｋ示すように水蒸気を含む酸素中で高温
酸化を施し、フィールド領域に比較的厚目の酸化膜１１
を形成する。次いで、残り九Ｂｋ５Ｎ４膜１６をフレオ
ン（ＣＦ４ ）ガスと酸素を用いたプラズマ中で除去し
、続いて熱酸化膜１５も緩衝ＨＰ水溶液中で除去する。
謂選択酸化技術によって素子間分離を行なう。即ち、第
２図（・）に示した通り、ドレイン領域１３上にのみ耐
酸化性マスクである８１５Ｎ４ ｇ １６を残し、他の
フィールド部分のＳｉ３Ｎ４膜を除去する。しかる後、
第２図（ｆ） Ｋ示すように水蒸気を含む酸素中で高温
酸化を施し、フィールド領域に比較的厚目の酸化膜１１
を形成する。次いで、残り九Ｂｋ５Ｎ４膜１６をフレオ
ン（ＣＦ４ ）ガスと酸素を用いたプラズマ中で除去し
、続いて熱酸化膜１５も緩衝ＨＰ水溶液中で除去する。
こうして、活性領域に表面を出し＆シリコン気相成長層
１４ｔ−再び熱酸化し、第２図（ｇ）に示すように約２
００Ｘの酸化膜１８を形成し、更に多結晶シリコン層１
９を３０００Ｘ程度、気相成長法によって設は本。この
多結晶シリコンノー１９は後にｒ−）材料となるため、
低抵抗にする必要がある。そこで、次に１０００℃この
多結晶シリコン層１９に導入する不純物量は各種条件に
よって多少異なるが、概略ｌＸｌ０ ｅｘ 以上で
あることが望ましい、この後、第２図転）に示すように
ｆ−）領域の多結晶シリコン層１９ｔ−写真蝕刻法によ
りて短冊状に加工し、しかる後この短冊状多結晶シリコ
ン層１９をマスクにして下地の酸化膜１８ｔ−選択的に
エツチングする。
１４ｔ−再び熱酸化し、第２図（ｇ）に示すように約２
００Ｘの酸化膜１８を形成し、更に多結晶シリコン層１
９を３０００Ｘ程度、気相成長法によって設は本。この
多結晶シリコンノー１９は後にｒ−）材料となるため、
低抵抗にする必要がある。そこで、次に１０００℃この
多結晶シリコン層１９に導入する不純物量は各種条件に
よって多少異なるが、概略ｌＸｌ０ ｅｘ 以上で
あることが望ましい、この後、第２図転）に示すように
ｆ−）領域の多結晶シリコン層１９ｔ−写真蝕刻法によ
りて短冊状に加工し、しかる後この短冊状多結晶シリコ
ン層１９をマスクにして下地の酸化膜１８ｔ−選択的に
エツチングする。
このようなノロセス：ｔＩＩ＆九基板１１ｔ−低温（〜
９００．Ｃ）で酸化すると、第２図（１）に示すように
高濃度多結晶シリコン層１９からなるｒ−上領域２ｏ上
に厚目の熱酸化膜２１が形成されるが、不純物濃度の′
低い気相成長層１４上には薄い熱酸化膜２２しか形成さ
れない、このような遍択的千１化属厚が異なるものを緩
衝ＩＦ水溶液に浸すと、薄い１．熱酸化膜２２が先ず除
去・“； される、この熱酸化膜２２が除去された時点で酸化膜の
エツチングを終えると、第２図０）に示すようにｒ−）
領域２ｏの周囲にのみ熱酸化膜２１が残り、これによっ
てｒ−）領域２０はソース、ドレイ／領域から電気的に
分離される。
９００．Ｃ）で酸化すると、第２図（１）に示すように
高濃度多結晶シリコン層１９からなるｒ−上領域２ｏ上
に厚目の熱酸化膜２１が形成されるが、不純物濃度の′
低い気相成長層１４上には薄い熱酸化膜２２しか形成さ
れない、このような遍択的千１化属厚が異なるものを緩
衝ＩＦ水溶液に浸すと、薄い１．熱酸化膜２２が先ず除
去・“； される、この熱酸化膜２２が除去された時点で酸化膜の
エツチングを終えると、第２図０）に示すようにｒ−）
領域２ｏの周囲にのみ熱酸化膜２１が残り、これによっ
てｒ−）領域２０はソース、ドレイ／領域から電気的に
分離される。
そして、次に再び多結晶シリコン層を約４００ＱＸシラ
ンの熱分解によりて気相成長させた後、単結晶化するた
めに、レーデ−照射を行なう。
ンの熱分解によりて気相成長させた後、単結晶化するた
めに、レーデ−照射を行なう。
こうして、得られた単結晶シリコン層２３を単結晶化し
たのち、イオン注入法にて表面近傍に砒素イオンを注入
し、高濃度不純物拡散層２４を形成する。続いて、第２
回転）に示すようにこの拡散層２４に写真蝕刻法にてソ
ース領域２５ ・全形成した後、気相成長法によりシ
リコン酸化膜２６で表面を覆う。この後、通常の素子製
造工程にしたがって、金−の配線、保護膜形成等を行な
い素子が完成する。
たのち、イオン注入法にて表面近傍に砒素イオンを注入
し、高濃度不純物拡散層２４を形成する。続いて、第２
回転）に示すようにこの拡散層２４に写真蝕刻法にてソ
ース領域２５ ・全形成した後、気相成長法によりシ
リコン酸化膜２６で表面を覆う。この後、通常の素子製
造工程にしたがって、金−の配線、保護膜形成等を行な
い素子が完成する。
この発明は上述の実施例のみに限定されず、その技術的
思想から逸脱しない範囲において、−檀々変更可能であ
ることは言うまでもなく、例えば半導体基板が、Ｎｌｌ
の場合を説明したが、Ｐｄについても同様に適用出来る
。また、実施例では、ソース領域２５のシリコン単結晶
層の形成＋ｆ：′トいて、先ず多−晶シリコンを気相成
長した後、レーザーによるアニールを行なったが、単に
シリコンエピタキシャル装置を用いて単結晶を成長させ
てもよい、また、埋込層やソース領域の不純物について
も、砒素の他、燐やアンチモｙなどを適宜使用出来る。
思想から逸脱しない範囲において、−檀々変更可能であ
ることは言うまでもなく、例えば半導体基板が、Ｎｌｌ
の場合を説明したが、Ｐｄについても同様に適用出来る
。また、実施例では、ソース領域２５のシリコン単結晶
層の形成＋ｆ：′トいて、先ず多−晶シリコンを気相成
長した後、レーザーによるアニールを行なったが、単に
シリコンエピタキシャル装置を用いて単結晶を成長させ
てもよい、また、埋込層やソース領域の不純物について
も、砒素の他、燐やアンチモｙなどを適宜使用出来る。
さらに、本発明はマルチチャネル縦型ＭＯ８−ＦＥＴ以
外の竿Ｉ坤装置Ｃ−も１ｍ多ｌシ゛ヒベ＼・・で２３゜
外の竿Ｉ坤装置Ｃ−も１ｍ多ｌシ゛ヒベ＼・・で２３゜
第１図は従来のマルチチャネル縦１１ ＭＯＳ−ＦＥＴ
の製造工程を示す図、第２図は本発明の一実“施例の製
造工程を示す図である。 １１・・・半導体基板、１３・・・ドレイン領域、１４
・・・第１の半導体層（単結晶シリコン層）、１７・・
・フィール−酸化膜（熱酸化膜）、１８゜２１．２２・
・・熱酸化膜、２０・・・ｒ −上領域（半導体埋込み
層）、２３・・・第２の半導体層（単結晶シリコン層〕
、２５・・・ソース領域。 第１９４ ３ １２図 ２ 第２図 第 ２［
の製造工程を示す図、第２図は本発明の一実“施例の製
造工程を示す図である。 １１・・・半導体基板、１３・・・ドレイン領域、１４
・・・第１の半導体層（単結晶シリコン層）、１７・・
・フィール−酸化膜（熱酸化膜）、１８゜２１．２２・
・・熱酸化膜、２０・・・ｒ −上領域（半導体埋込み
層）、２３・・・第２の半導体層（単結晶シリコン層〕
、２５・・・ソース領域。 第１９４ ３ １２図 ２ 第２図 第 ２［
Claims (2)
- （１） 第１の半導体層上に熱酸化膜を形成する工程
と、この熱酸化膜上に高濃度不純物を含む半導体埋込み
層を選択的に形成する工程と、この半導体埋込み層の周
囲に熱酸化膜を形成する工程と、前記半導体埋込み層の
周囲の熱酸化膜を残して他の熱酸化膜を除去する工程と
、前記第１の半導体層および半導体埋込み層上に全面に
わたって第１の半導体層と同一導電型の第２の半導体層
を堆積する工程とを含むことを特徴とする半導体装置の
製造方法。 - （２） 半導体埋込み層はマルチチャネル縦型ＭＯ８
−ＦＥＴのダート領域を構成し、第１１第２の半導体層
は上記ＦＥＴのドレイン領域、ソース領域がそれぞれ設
けられることを特徴とする特許請求の範囲第１項記載の
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56192204A JPS5893341A (ja) | 1981-11-30 | 1981-11-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56192204A JPS5893341A (ja) | 1981-11-30 | 1981-11-30 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5893341A true JPS5893341A (ja) | 1983-06-03 |
Family
ID=16287393
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56192204A Pending JPS5893341A (ja) | 1981-11-30 | 1981-11-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5893341A (ja) |
-
1981
- 1981-11-30 JP JP56192204A patent/JPS5893341A/ja active Pending
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