JPS589383Y2 - パルス増幅回路 - Google Patents

パルス増幅回路

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Publication number
JPS589383Y2
JPS589383Y2 JP1977117054U JP11705477U JPS589383Y2 JP S589383 Y2 JPS589383 Y2 JP S589383Y2 JP 1977117054 U JP1977117054 U JP 1977117054U JP 11705477 U JP11705477 U JP 11705477U JP S589383 Y2 JPS589383 Y2 JP S589383Y2
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JP
Japan
Prior art keywords
pulse
amplification circuit
circuit
transformer
pulse amplification
Prior art date
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Expired
Application number
JP1977117054U
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English (en)
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JPS5442452U (ja
Inventor
塩野達夫
岡田和久
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NEC Corp
Original Assignee
NEC Corp
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Description

【考案の詳細な説明】 本考案はパルス増巾回路に関し、特にレーダ用送信装置
に有用なサグ補正を施したパルス増幅回路に関するもの
である。
従来この種のパルス増幅回路は第1図のような回路構成
を採用しており、複数の連続パルスein(第2図a参
照)を増幅する場合にトランスTを介した出力電圧e。
gがトランスT自身の磁気的特性に起因するサグが発生
し出力電圧e。
gは時間とともに低下してしまい(第2図す参照)、又
、第2図Cに示す如く真空管v2のグリッドに流れる電
流icgも減少するという欠点があった。
本考案の目的は上記サグによる出力レベルの低下の補正
を可能にしたパルス増幅回路を提供することにある。
かかる目的を達成するため本考案によるパルス増幅回路
は、トランス結合忙よるパルス増幅回路において、コン
デンサと抵抗が並列接続された並列回路と、ダイオード
とが直列に接続された直列回路を前記トランスの二次側
に並列に接続したことを特徴とする。
次に本考案の一実施例を図面を参照して説明する。
本考案の一回路例を示す第3図を参照するとトランスT
の二次側と真空管v2のグリッド間に抵抗R1の一方の
端子を接続し別の端子にダイオードDのアノードを接続
する。
ダイオードDのカソードにはコンデンサC1と抵抗R2
の並列回路を接続し、この並列回路の別の端子をトラン
スTの二次側の別端子に接続する。
次に第3図の各部の動作について各部の信号のタイムチ
ャートを示す第4図を参照して説明する。
第3図における真空管v1のグリッドに複数のパルス列
第4図aに示すeinを人力し、真空管■1のプレート
で電圧増幅してトランスTの一次側に導く。
トランスTの二次側の出力レベルは前記従来例ではトラ
ンスのサグ特性により第2図すに示すように後のパルス
になるに従って出力レベルが低下するが、本発明による
サグ補正回路では抵抗R1にトランスTの二次電流ic
が流れコンデンサC1を充電するためコンデンサC1の
一端の電位8cが上昇しく第4図す参照)、第一番目の
パルスで流れる二次電流i。
よりも第二番目のパルスで流れる二次電流icの方が減
少し、第4図Cに示すicのように後のパルスになるに
従って電流が減少する。
即ちトランスTの二次側の負荷は後のパルスになるに従
って軽くなるため第4図dの様に次第に出力パルスec
gは振幅が大きくなりパルスのピーク電圧及びパルス幅
をほぼ一定にすることができる。
従ってグリッド電流icgも第4図eに示すicgのよ
うに一定とすることができる。
なお図中ダイオードDはコンデンサC1に充電した電荷
が抵抗R1に逆流するのを防ぐためのものであり、抵抗
R2はコンデンサC0に充電した電荷を次のパルス列が
来るまでに放電させるための抵抗である。
本考案は以上説明した如く第3図に示した回路を構成し
、抵抗R1・R2、コンデンサC1の定数を適当に選択
することによりトランス結合によるパルス増幅回路にお
けるサグを除去することが可能であり、本考案による変
調器を使用した送信機では、サグが除去されたて定レベ
ルのパルス列の信号を送信することが可能となる。
【図面の簡単な説明】
第1図は従来のパルス増幅回路、第2図は第1図におけ
る各部の動作波形図、第3図は本考案によるパルス増幅
回路図、第4図は第3図における各部の動作波形図であ
る。

Claims (1)

    【実用新案登録請求の範囲】
  1. トランス結合によるパルス増幅回路において、コンデン
    サと抵抗が並列接続された並列回路と、ダイオードおよ
    び抵抗とが直列に接続された直列回路を前記トランスの
    二次側に並列に接続したことを特徴とするパルス増幅回
    路。
JP1977117054U 1977-08-30 1977-08-30 パルス増幅回路 Expired JPS589383Y2 (ja)

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JPS5442452U JPS5442452U (ja) 1979-03-22
JPS589383Y2 true JPS589383Y2 (ja) 1983-02-21

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS513765A (ja) * 1974-06-28 1976-01-13 Nippon Electric Co Parusuhenchoki

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JPS5442452U (ja) 1979-03-22

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