JPS5894032A - デイジタル信号処理プロセツサ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明はディジタル信号処理プロセッサに関し、特に外
部装置との信号転送時間を短縮したものである。

従来、ディジタル信号処理プロセッサは音声認識、音声
合成、音声分析、モデム、ディジタルフィルタ、コーチ
ツク（ＣＯＤＥＣ）、エコーキャンセラ等の種々分野に
用いらｎ、アナログ信号をディジタル回路で処理するこ
とによってアナログ回路では実用化が難かしい機能を実
現している。

第１図は従来から用いらｎているディジタル信号処理プ
ロセッサの一例を示すブロック図である。

同図において１はディジタル信号処理プロセッサであっ
て、その並列入出力端子２は図示しない外部装置に接続
さｎている。３は制御入力端子でろって、図示しない外
部装置からディジタル信号処理プロセッサ１の制御動作
に必要な信号が供給妊ｎる。４はクロック入力端子であ
って、ディジタル信号処理プロセッサ１の単位動作時間
を決めるクロック信号が図示しない外部装置から供給ざ
ｎる。５はシリアルデータ出力端子、６はシリアル出力
制御端子、Ｔはシリアル出力クロック入力端子、８はシ
リア化データ入力端子、９はシリアル入力制御端子、１
０はシリアル人力クロック入力端子であって、端子５〜
７はシリアル信号出力用、端子８〜１０はシリアル信号
入力用に用いらする。

１１は第１のデータ入出力回路としての並列人出力回路
であって、並列入出力端子２を介して外部装置との間で
行われるデータ転送時に、そのデータの転送が行わｎる
方向を制御する。１２はデータメモリであってディジタ
ル信号プロセッサ１の内部で扱かうデータを必要に応じ
て一時記憶する。１３は乗算回路、１４は加減算回路で
あって、こ扛らの回路で各種演算を行う。

１５はレジスタ、１６はインストラクションメモリ、１
７は制御入力回路、１Ｂはタイミング発生回路である。

タイミング発生回路１Ｂはりａツク入力端子４から供給
さ扛るクロック信号によってタイミング信号を発生する
。このタイミング信号に基づいて、制御入力端子３がら
制御入力回路１７を介して入力さｎるディジタル信号処
理プロセッサ１の動作に必要な信号が、インストラクシ
ョンメモリ１６で解読さ扛、解読さ扛た信号がディジタ
ル信号処理プロセッサ１内部の各回路に供給さｎる。

１９はシリアル出力回路、２０はシリアル入力回路であ
って、ディジタル信号処理プロセッサ１と外部装置との
間でシリアル形式の信号の授受を行う。なお、シリアル
出力回路１９とシリアル入力回路２０とで第２のデータ
入出力回路を構成する。

２１．２２はタイミング発生回路１Ｂからシリアル出力
回路１９およびシリアル入力回路２０へのタイミング線
、２３．２４はインストラクションメモリ１６からシリ
アル出力回路１９およびシリアル入力回路２０への命令
線であり、２５はデータバスラインでるる。なお、並列
入出力回路１１とシリアル出力回路１９およびシリアル
入力回路２０を除く部分がデータ処理手段を構成する。

こつように構成てｎた従来のディジタル信号処理プロセ
ッサ１においては、並列入出力端子２にはディジタル信
号を使用する外部装置（以下ディジタル機器と称す）が
接続されて、パラレル形式の信号が入出力さ、れ、シリ
アルデータ出力端子５およびシリアルデータ入力端子８
にはアナログ信号を使用する機器（以下アナログ機器と
称−ｆ′）が接続されてシリアル形式のディジタル信号
に変換されたアナログ信号が入出力さｎる。そして、デ
ィジタル信号処理プロセッサ１は、並列入出力端子２を
介して供給さ扛たディジタル信号を制御入力端子３に供
給さｎる信号に応じて種々の処理を行い、並列入出力端
子２を介してディジタル機器に送出したり、シリアルデ
ータ出力端子５からアナログ機器に送出したりする。ま
た、シリアルデータ入力端子８を介して供給さｎるアナ
ログ機器からの信号を処理して、シリアルデータ出力端
子５を介してアナログ機器に送出したり、並列入出力端
子２を介してディジタル機器に送出したりする。

この場合、アナログ機器とディジタル信号処理プロセッ
サ１とは第２図に示す付加回路を介して接続さｎる。同
図において、第１図と同一部分は同記号を用いており、
シリアルデータ出力端子５から出力ざｎたシリアル形式
の信号はシリアル・パラレル変換器（以下Ｓ／Ｐ変換器
と称す）３１でシリアル形式からパラレル形式に変換１
へビット圧縮器３２でビット圧縮さ扛た後、ディジタル
・アナログ変換器（以下Ｄ／Ａ　変換器と称す）３３で
ディジタル信号からアナログ信号に変換さｎ１出力端子
３４から出力ざｆてアナログ機器に供給さｎる。

一方、アナログ機器から入力端子３５を介して供給さｎ
たアナログ信号は、・アナログ・ディジタル変換器（以
下Ａ７１）変換器と称す）３６によってデ４ｇ又１Ｖ信
号に変換さｎ、ビット伸長器３１でピット伸長さ扛てパ
ラレル・シリアル変換器（以下’／Ｓ変換器と称す）３
８によってパラレル形式からシリアル形式の信号に変換
さ扛て、シリアルデータ入力端子８に供給さ扛る。

ここで用いらｎるビット圧縮器３２およびビット伸長器
３Ｔはビット数の変換を行うものであって、こ扛はディ
ジタル信号処理プロセッサ１の内部で扱かうピッ°ト数
が１６ビツトで構成さｎているのに対して、Ｄ／Ａ変換
器３３およびＡ／Ｄ変換器３６で処理できるビット数は
一般に８ビツトであるために、ビット数の変換を行う。

このビット圧縮、伸長特性は国際電信電話諮問委員会に
よつて勧告きｎたμｍｔａｗ特性等を使用することがで
きる。

ディジタル信号処理プロセッサ１とＳ／Ｐ変換器３１お
よびＰ／Ｓ変換器３８との信号受渡し部分であるシリア
ル出力回路１９およびシリアル入力回路２０は、第３図
に示すように構成さ扛ている。

同図において、シリアル入力制御端子９に供給さｎた信
号に基づいて、シリアルデータ入力端子８に供給さ扛る
Ｐ／Ｓ変換器３８からの信号が、入力制御回路４０を介
してＳ／Ｐ変換器４１に供給さｎる。そして、シリアル
人力クロック入力端子１０に供給される信号によってク
ロック作成回路４２で作られたタロツク信号がＳ／Ｐ変
換器４１に供給される。この結果、Ｓ／Ｐ変換器４１は
シリアル形式の信号をパラレル形式の信号に変換する。

そしてＳ／Ｐ変換器４１から出力ざｎる信号は出力レジ
スタ４３にストアさｎ１インストラクシヨンメモリ１６
からのタイミング線２２と命令線２４の信号によってデ
ータバスライン２５に送出される。

データバスライン２５に送出式ｎた信号はディジタル信
号処理プロセッサ１内で必要な信号処理カ行ｂｔｚ、イ
ンストラクションメモリ１６からのタイミング線２１と
命令線２３の信号によって入力レジスタ４４にストアさ
ｆる。そして、入力レジスタ４４にストアされた信号は
、クロック作成回路４５から供給式ｎるクロック信号の
タイミングによってＰ／Ｓ変換器４６でパラレル形式の
信号からシリアル形式の信号に変換さ扛、出力制御回路
４７に供給さ扛る。この出力制御回路４Ｔはシリアル出
力制御端子６に信号が供給す扛ている時、Ｐ／Ｓ変換器
４６からの信号をシリアルデータ出力端子５に出力する
。なお、クロック作成回路４５はシリアル出力制御端子
６とシリアル出力タロツク入力端子７の両方に信号があ
る時クロック信号を出力する。

このように、従来のディジタル信号処理プロセッサ１で
アナログ信号を処理する場合、パラレル形式のディジタ
ル信号として供給さｎるアナログ信号を、一度シリアル
形式に変換してディジタル信号プロセッサ１に取込み、
その内部で今度はシリアル形式の信号をパラレル形式に
変換する必要があるため、信号転送時間が長くなってし
まうという欠点を有していた。

したがって本発明の目的は、信号転送時間の短かいディ
ジタル信号処理プロセッサを提供することにある。

このような目的を達成するために、本発明はディジタル
信号処理プロセッサとアナログ機器との間のデータ転送
をパラレル形式のデータで行うと共に、その転送データ
はビット数の変換を行うものである。以下実施例を示す
図面によって本発明の詳細な説明する。

第４，５図は本発明の一実施例を示すブロック図であっ
て、第１図〜第３図と同一部分および相当部分は同記号
を用いている。第４図において、５０はディジタル信号
処理プロセッサ、５１は図示しないアナログ機器にデー
タを供給するだめの出力回路、５２はアナログ機器から
のデータを取込むだめの入力回路であって、と扛ら出力
回路５１および入力回路５２の詳細は第５図に示す。第
５図において、５３はデータ出力端子、５４は出力制御
端子、５５は入力レジスタ出力信号、５６はビット圧縮
器用力信号である。また、５７はデータ入力端子、５８
は入力制御端子、５９はビット伸長器入力信号、６０は
出力レジスタ入力信号である。

このように構成さｎたディジタル信号処理プロセッサ５
０とアナログ機器との接続は、第６図に示すように、デ
ータ出力端子５３およびデータ入力端子５７に接続した
、Ｄ／Ａ変換器３３　およびＡ／Ｄ変換器３６を介して
行わｎる。　本発明に係るディジタル信号処理プロセッ
サ５０の動作を第７図に示す各部波形図を使用して説明
する。

第７図において、（イ）はデータバスライン２５に信号
が転送されるタイミングであり、（ロ）はデータバスラ
イン２５に転送さ扛るデータである。ディジタル信号処
理プロセッサ５０のインストラクションメモリ１６は、
（ｏ）に示すデータバスライン２５の＄＋線部の信号を
入力レジスタ４４に取込むための信号を（ハ）に示すよ
うに命令＠２３に送出する。

そして、入力レジスタ４４は命令線２３の信号が１１″
レベルで、かつインストラクションメモリ１６から供給
さｎるに）に示すタイミング線２１の信号が１１＃レベ
ルの時、（ロ）に示すデータバスライン２５の斜線部の
データを取込み、（ホ）に示す入力レジスタ出力信号と
してビット圧縮器３２に供給する。

ビット圧縮器３２は前述したように国際電信電話諮問委
員会で勧告さ扛ているμ−４ａｗ特性によって、第８図
（ロ）に示す１６ビツトのデータを第８図（イ）に示す
ような８ビツトのデータに変換して、第７図（へ）に示
すようにビット圧縮器量力データとして出力制御回路４
７に供給する。

そして、出力制御回路４１は出力制御端子５４に供給さ
れる（ト）に示す信号によって８ビツトのパラレル形式
のデータをに）に示すようにデータ出力端子５３に送出
する。この場合、出力制御端子５４に供給する信号（ト
）はディジタル信号処理プロセッサ５０に外付するＤ／
Ａ変換器３３が動作するのに十分な期間だけ供給す扛ば
良い。

一方、データ入力端子５７には（す）に示すデータが供
給さｎ、このデータに同期して入力制御端子５８に休）
で示す信号が供給てれ、（す）に示す＄＋線部のデータ
が入力制御回路４０を介してＱりに示すようにビット伸
長器３γに供給式ｎる。

ビット伸長器３７はビット圧縮器３２の逆変換特性を有
し、第８図のに）に示す８ビツトのデータを第８図の（
ハ）に示すように１６ビツトに変換して、第７図に）に
示すように出力レジスタ４３に供給する。そして、出力
レジスタ４３は、インストラクションメモリ１６から命
令線２４を介して供給でｎる（口）に示す信号が１１＃
　レベルでかつ、インストラクションメモリ１６から供
給さｎる（口）に示すタイミング線２２の信号が１１＃
レベルの時、取込んだデータを（ヨ）に示すようにデー
タバスラ・イン２５に送出する。なお第７図中、括弧内
の数字はブロック図上の番号と一致する。

このようにデータバスライン２５の１６ビツトのパラレ
ル形式のデータは、８ビツトのパラレル形式のデータと
してデータ出力端子５３に転送ざｎ１データ入力端子５
７の８ビツトのパラレル形式のデータは、１６ビツトの
パラレル形式のデータとしてデータバスライン２５に転
送される。

この場合、データバスライン２５のデータはパラレル形
式のデータで、データ出力端子５３およびデータ入力端
子５７のデータもパラレル形式のデータであるため、従
来必要であったシリアル・パラレルおよびパラレル・シ
リアル変換が不要となるので、このための変換時間が不
要となり、極めて短いデータ転送時間でデータ転送が行
える。

また、信号の転送が完了した時点で、各部はりセッセさ
ｎ１次のデータを入力できる状態となる。

以上説明したように、本発明に係るディジタル信号処理
プロセッサはアナログ機器との間のデータ転送をパラレ
ルデータの形で行うとともに、その転送データはビット
数の変換を行うものであるから、信号転送時間が従来の
ものと較べて極めて短くできる優ｎた効果を有する。

【図面の簡単な説明】

第１図〜第３図は従来のディジタル信号処理プロセッサ
の一例を示すブロック図、第４図〜第６図は本発明の一
実施例を示すブロック図、第７図は各部波形図、第８図
はビット圧縮およびピッ１伸長状態を示°を図である。 ２５・・・・データバスライン、３２・・・・ビット圧
縮器、３７・・・・ビット伸長器、４０・・・・入力制
御回路、４３・・・・出力レジスタ、４４・・・・入力
レジスタ、５０・・・・ディジタル信号処理プロセッサ
、５１・・・・出力回路、５２・・・・入力回路。 特許出願人　　日立電子株式会社 株式会社日立製作所 第１図 第２図 第３図 第４図 第５図 第６図 第７図 （ロ）（２５） 第８図

Claims (1)

【特許請求の範囲】
1. データバスラインに接続される入出力回路と、データバ
   スラインのデータを処理して再びデータバスラインに送
   出するデータ処理手段を有するディジタル信号処理プロ
   セッサにおいて、データバスラインからのデータをビッ
   ト圧縮を行った後に外部装置へ出力する出力回路と、外
   部装置からの入力信号をピッｉ伸長を行ってデータバス
   ライ／に送出する出力回路とを備えたことを特徴とする
   ディジタル信号処理プロセッサ。