JPS589424A - デユ−テイ補正回路 - Google Patents
デユ−テイ補正回路Info
- Publication number
- JPS589424A JPS589424A JP10706981A JP10706981A JPS589424A JP S589424 A JPS589424 A JP S589424A JP 10706981 A JP10706981 A JP 10706981A JP 10706981 A JP10706981 A JP 10706981A JP S589424 A JPS589424 A JP S589424A
- Authority
- JP
- Japan
- Prior art keywords
- output
- signal
- duty
- exclusive
- input signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/01—Shaping pulses
- H03K5/04—Shaping pulses by increasing duration; by decreasing duration
- H03K5/06—Shaping pulses by increasing duration; by decreasing duration by the use of delay lines or other analogue delay elements
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Pulse Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はクロックパルス等のパルス信号のデユーティ補
正回路に関するものである。
正回路に関するものである。
一般にデユーティ比５０チの矩形波は、各種の電子産業
分野で使用され、重要な信号の一つである。
分野で使用され、重要な信号の一つである。
第１図はこのような矩形波を得る従来のデユーティ補正
回路である。第１図において入力端子１からの入力信号
は、Ｊ−にフリップフロップ２で構成される分局器によ
って１分周される。この出力は、デユーティが５０チで
入力信号に対し半分の周波数となっており、Ｑ出力と互
出力は１８「位相がずれている。そこで一方の互出力を
遅延回路３によってＴ／２ （ここにＴは入力信号周期
）だけずらすことによって９０°差の信号対をつくシ、
この信号対のイクスクルーシイプオアをイクスクルーシ
イブオアゲート４にてとることによって倍周波数、つま
シ入力信号周波数を再生する。イクスクルーシイブオア
ゲート４は２信号の乗算を行っているが、この場合２信
号のデー−ティは５０チであることが要求される。とこ
ろが通常遅延回路３はパルスの前縁と後縁の遅延時間が
異ってお）、イクスクルーシイプオアゲート４の２人力
はデユーティが５０チとならない。そこでイクスクルー
シイプオア出力は完全にデユーティ５０％波形を再生し
ないという欠点があった。
回路である。第１図において入力端子１からの入力信号
は、Ｊ−にフリップフロップ２で構成される分局器によ
って１分周される。この出力は、デユーティが５０チで
入力信号に対し半分の周波数となっており、Ｑ出力と互
出力は１８「位相がずれている。そこで一方の互出力を
遅延回路３によってＴ／２ （ここにＴは入力信号周期
）だけずらすことによって９０°差の信号対をつくシ、
この信号対のイクスクルーシイプオアをイクスクルーシ
イブオアゲート４にてとることによって倍周波数、つま
シ入力信号周波数を再生する。イクスクルーシイブオア
ゲート４は２信号の乗算を行っているが、この場合２信
号のデー−ティは５０チであることが要求される。とこ
ろが通常遅延回路３はパルスの前縁と後縁の遅延時間が
異ってお）、イクスクルーシイプオアゲート４の２人力
はデユーティが５０チとならない。そこでイクスクルー
シイプオア出力は完全にデユーティ５０％波形を再生し
ないという欠点があった。
本発明は、上記した欠点を無くし、デユーティ５０％波
形を容易に再生する回路を得ることを目的とする。
形を容易に再生する回路を得ることを目的とする。
本発明は、上記した欠点を無くすために、遅延回路Ｔ／
２の出力はパルスの前縁のみを用いるようになしたこと
を特徴とする。
２の出力はパルスの前縁のみを用いるようになしたこと
を特徴とする。
以下第２図に示した一実施例回路及び第３図に示したそ
の動作説明用波形図を用いて、本発明の詳細な説明する
。なお第３図に示した各波形ａ〜θは、第２図にて同じ
符号を付し次個所における波形を示すものである。
の動作説明用波形図を用いて、本発明の詳細な説明する
。なお第３図に示した各波形ａ〜θは、第２図にて同じ
符号を付し次個所における波形を示すものである。
入力端子１から供給された第３図ａに示す周期Ｔなる入
力信号ａは、その立上りエツジａ、で第１の分局器とし
てのＤ ７１Ｊツブ７０ツブ６をトリガし、第３図すに
示すＱ出力すを得る。また上記入力信号ａは、上記周期
ＴをＶ２Ｔ遅延せしめる遅延回路３にも供給され、第３
図Ｃに示す遅延信号Ｃを得る。この遅延信号Ｃは、その
立上りエツジＣ１で第２の分周器としてＤフリップ７０
ツブ７をトリガし、第３図ｄに示すＱ出力ｄを得る。こ
こで上記Ｑ出力すと該Ｑ、出力ｄとの排他的論理和がイ
クスクルーシイプオアゲ〜ト４にてとられ、出力端子５
には第３図ｅに示す出力θが得られるものである。
力信号ａは、その立上りエツジａ、で第１の分局器とし
てのＤ ７１Ｊツブ７０ツブ６をトリガし、第３図すに
示すＱ出力すを得る。また上記入力信号ａは、上記周期
ＴをＶ２Ｔ遅延せしめる遅延回路３にも供給され、第３
図Ｃに示す遅延信号Ｃを得る。この遅延信号Ｃは、その
立上りエツジＣ１で第２の分周器としてＤフリップ７０
ツブ７をトリガし、第３図ｄに示すＱ出力ｄを得る。こ
こで上記Ｑ出力すと該Ｑ、出力ｄとの排他的論理和がイ
クスクルーシイプオアゲ〜ト４にてとられ、出力端子５
には第３図ｅに示す出力θが得られるものである。
即ち、本発明においては、遅延信号Ｃは遅延回路３によ
って正確にＴ／２遅延され、かつその立上りエツジＣ５
で第２の分周器をトリガするものであるから、イクスク
ルーシイプオアゲート４に対してはｆｉ／２・デユーテ
ィ５０％波形す、ｄが入力されて乗算作用が行なわれ、
出力端子５には正確に入力信号ａと同一周波数ｆｉでか
つデユーティ５０チの波形が再生できるものである。
って正確にＴ／２遅延され、かつその立上りエツジＣ５
で第２の分周器をトリガするものであるから、イクスク
ルーシイプオアゲート４に対してはｆｉ／２・デユーテ
ィ５０％波形す、ｄが入力されて乗算作用が行なわれ、
出力端子５には正確に入力信号ａと同一周波数ｆｉでか
つデユーティ５０チの波形が再生できるものである。
以上詳しく説明したように、本発明によれば正確なデユ
ーティ５０チ波形が再生でき、実用に供してきわめて便
利なものである。
ーティ５０チ波形が再生でき、実用に供してきわめて便
利なものである。
第１図は従来のデユーティ補正回路、第２図は本発明に
よるデユーティ補正回路の一実施例回路図、第３図は第
２図の動作を説明するための第２図の要部波形図である
。 １ ： 入力端子、 ３ ： 遅延回路、 ４ ： イクスクルーシイプオアゲート、５ ： 出力
端子、 ６．７：Ｄフリップフロップ。 ０″″Ａ″′″＋７“”尋、八 Ｉψ−７２！＋＋＋、 才 ｌ 図 才２図 第１頁の続き ■出 願 人 沖電気工業株式会社 東京都港区虎ノ門１丁目７番１２ 号 ■出 願 人 日本電気株式会社 東京都港区芝五丁目３３番１号 ０出 願 人 富士通株式会社 川崎市中原区上小田中１０１５番地 １１５−
よるデユーティ補正回路の一実施例回路図、第３図は第
２図の動作を説明するための第２図の要部波形図である
。 １ ： 入力端子、 ３ ： 遅延回路、 ４ ： イクスクルーシイプオアゲート、５ ： 出力
端子、 ６．７：Ｄフリップフロップ。 ０″″Ａ″′″＋７“”尋、八 Ｉψ−７２！＋＋＋、 才 ｌ 図 才２図 第１頁の続き ■出 願 人 沖電気工業株式会社 東京都港区虎ノ門１丁目７番１２ 号 ■出 願 人 日本電気株式会社 東京都港区芝五丁目３３番１号 ０出 願 人 富士通株式会社 川崎市中原区上小田中１０１５番地 １１５−
Claims (1)
- Ｔなる周期を持つパルス入力信号のデー−ティ比を補正
する回路において、上記入力信号を分周する第１の分局
手段と、上記入力信号をＴ／２だけ遅延させる手段と、
該遅延手段の出力を分周する第２の分局手段と、上記第
１の分周手段の出力と上記第２の分局手段の出力の排他
的論理和をとる手段とによ多構成され、上記入力（Ｆｆ
号と同じ周波数でデユーティ比５０チの出力を得るよう
になしたことを特徴とするデユーティ補正回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10706981A JPS589424A (ja) | 1981-07-10 | 1981-07-10 | デユ−テイ補正回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10706981A JPS589424A (ja) | 1981-07-10 | 1981-07-10 | デユ−テイ補正回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS589424A true JPS589424A (ja) | 1983-01-19 |
Family
ID=14449695
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10706981A Pending JPS589424A (ja) | 1981-07-10 | 1981-07-10 | デユ−テイ補正回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS589424A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01248825A (ja) * | 1988-03-30 | 1989-10-04 | Matsushita Electric Ind Co Ltd | デューティ補正回路 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55109029A (en) * | 1979-02-13 | 1980-08-21 | Nec Corp | Pulse waveform shaping circuit |
| JPS5676524A (en) * | 1979-11-28 | 1981-06-24 | Mitsubishi Electric Corp | Device for rotatably holding substrate |
-
1981
- 1981-07-10 JP JP10706981A patent/JPS589424A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55109029A (en) * | 1979-02-13 | 1980-08-21 | Nec Corp | Pulse waveform shaping circuit |
| JPS5676524A (en) * | 1979-11-28 | 1981-06-24 | Mitsubishi Electric Corp | Device for rotatably holding substrate |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01248825A (ja) * | 1988-03-30 | 1989-10-04 | Matsushita Electric Ind Co Ltd | デューティ補正回路 |
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