JPS58200631A - 位相制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は位相制御回路、特に加算パルスおよび減算パル
スにより位相変調を行うのに好適な位相制御回路に関す
る〇 一般に、パルス信号により位相を変調し、その位相の進
み又は連れに応じて種々の制御な行う装置が制御装置と
し″Ｃ使用されている。このような制御装置の一例とし
て、以下に位置の制御を行うサーボ機構を例示する。

鉋１図で１はサーボモータ、２はサーボモータ１と一合
され、その−転により位ｔ１１を制御される負旬、３は
フーボモータ１と結合され、その回転により一転角に比
例した位８ｇＩ号を出力するレゾルバである〇一方、４
會ヱ前記負荷２の送り量な指令する指令信号発生装置、
５信指令Ｉｔ号発生装置４からの指令値な入力し、演算
によりこの指令値に応じたパルス殉Ｖ尭生する分配回路
、６は分配［ｉ５からのパルス信号に応じて指令）くル
スの位相を変調する位相変Ｊｉｉ１１回路である。１は
レゾルＩ（３かもの位相信号と位相変調−路６からの変
−された位＃（１１４１を加算器も加算器である０８は
加算−１からの両位ｉｌＡ信号の差の信号を入力し、こ
の差の信号なこれに応じたＦ１信号に変換するフィルタ
（ロ）路、９はフィルタ（２）路８からの直ｆＩＬ（１
１号を増幅し、この直流信号に応じた角度だけサーボモ
ータ１を−Ｊ１ｉ１８せる増幅−であるＯ員４２＆’＠
在位置から所望の位置へ送る場合、その所１ａ位置帆対
応する指令値が指令信号発生装置１４から出力される０
分配置ｇｌ繕５は演算により、この指令値に応じた数の
加算パルス又は減算ノくルスを出力する０位相変調回路
６は、この加算ノくルス又は減算パルスの数に応じて指
令ノくルスの位相を進め又は遅らせる。このように位相
変調された指令パルスが加算器７へ入力されると、この
指令パルスの位相とレゾルバ３から出力されている現在
位置に応じた位相信号との間に位相差を生じ、加算器７
はその位相差の信号を出力する。この信号はフィルタ回
路８により直流信号とされ、増幅器９により増幅されて
サーブモータ１を位相差に応じて回動する。サーボモー
タ１の回動によりレゾルバ３も前記位相差を小さくする
方向に回動してゆき、遂には位相差がＯとなる口このと
き、サーボ篭−タ１に結合されている負荷２は所望の位
置に到達する。

第２図に１加算パルス又は減算ノくルスによる指令パル
スの位相の進み又、は遅れを説明するタイムチャートを
示ｊ５ １８２図（ｍ）　Ｋ基準のクロックツくルス”１　ｒ　
５１１　＋１１・・・・・・が示され、譲２図（ｂ）に
このクロックツくルスＭｌ。

ａＨ、匂・・・・・・の立上り部分で変化する指令パル
スｂｌ。

ｋ）ｌ　ａ　ｂ島・・・・・・が示されている。今、４
２図（Ｃ）　Ｋ示すよ５に、クロックパルスＩＩ　ｅ　
１ｇ関に加算ノ（ルスｐを導入すると、指令パルスは１
７ｇ２図（ｄ）　Ｋ示すように丁＆１パルス分位相が進
むことになる０逆ｋ、第２図（ｅ）　Ｋ示すようにクロ
ックパルスａ鷺を除去すると、指令パルスは第２図（ｆ
）Ｋ示すよ５に丁度ｌパルス分位相が逼れることになる
。

このように１指令パルスの位相を制御するためには、基
準のクロックパルスに加算パルスによりパルスを導入し
、又は減算パルスによりパルスを除去することが必要で
あるっ第３図にこのための従来の回路構成を示す。ただ
し、後述するようにパルスを除去する場合は問題はなく
、ノ（ルス導入の場合に困麹か生じるので、以下の従来
回路は）（ルス尋大の場合のみを示して説明するＯ第３
図で、１１はクロックパルスＣＪ１を入力し【そのＪＩ
Ｉｌ波ａな九に分周する分周器であり、互いに１８０’
位相な＾にした信号ｃ、ｄｖ出力する。１２は、一方の
入力端に／■ツク／（ルスｃｊｌが、又、他方の入力端
に分Ｊ＠器１１の一方の出力信−５１ｃか入力され、出
力（１号Ｃ１２１ｔ−出力するＡＮＤＩ回路、１３は、
一方の入力端にクロックパルスｃＪｌが、他方の入力端
に分周器１１の他方の出力信号ｄが入力され、出力信号
Ｃ１２２を出力するＡＮＤ回路である。１４は加算パル
ス十ＰとＡＮＤ回路１２からの出力信号Ｃ１２１とが入
力されるパルス化回路であり、ここで加算パルス＋Ｐは
信号ｃｊ２１によりこれと同期せしめられる。１５はパ
ルス化回路１４で同期化された加算パルス十ＰとＡＮＤ
回路１３からの出力信号Ｃ１２２とを入力し、導入パル
ｘｐｖ出力ｊ７）ＡＮＤ回路、１６はＡＮＤ回路１２の
出力信号Ｃ１２１とＡＮＤ回路１５からの導入パルスｐ
を入力し、導入パルスｐを加算した信号Ｃを出力するＯ
Ｒ回路である。

！ｉ４３図に示す従来回路の動作を＃！４図に示すタイ
ムチャートを参照しながら説明する。

分局器１１に第４図（１）に示すようなりロックパルス
Ｃｊ１が入力すると、このパルスは％に分局され″ＣＣ
第４申Φ　、　（ｄ）　Ｋ示すよ５に互いに位相が１８
０”異なる備考Ｃ，ｄｖ出力する。この出力はそれぞれ
クロックパルスｃｊｌと共ＫＡＮＤＡＮＤ回路１３に入
力され、それぞれ出力信号Ｃｊ２１．Ｃｊ２２ｔ−発生
する□、一方、加算パルス＋Ｐがパルス化回路１４に入
ると、信号Ｃ１２１と同期化され【第４図σ）Ｋ示すよ
うに信号令Ｐを出力する○この出力とＡＮＤ（２）路１
３の出力信号Ｃ１２２とがＡＮＤ回路１５に入力される
と、第４３偉）Ｋ示すように信号Ｃ１２１におけるｌ１
ｌｉＩしたパルスの中間に導入されるぺぎハルｘ　ｐ　
力出力される口このパルスｐとＡＮＤ回路１２の出力信
号Ｃ１２１と１ｌ−ＯＲ回路１６に人力することｋより
ＩＩＥ４ａ（ｈ）Ｋ示すようＫ　／＜ルスｐが導入され
た出力信号−が得られる。

ところで、１１１図に示す負荷２の作動を速やかＫする
（即ち、応答特性ｔ１′曳くする）Ｋはクロックパルス
ｃｊｌの周波数を高くしなければならない。

ＨうｌｌＣ，負荷２の１パルスについての作動な細かく
してよりＷＩ密な位置検出を行う（即ち、分解能な上げ
る）ためにも馬ｍａｖ＊くする必要があるＤこのようｌ
ｊ［数を高くすることは第１図に例示したサーボ機構の
みならず、その他一般の制御装置においても必要とされ
るものである。

しかしながら、第３図に示すような従来の回路構成にあ
ってはパルスを加算するために多数のゲート回路な蚤し
、高周波とした場合にゲート遅れを生じてパルスを誤カ
ウントし、これにより位相制御を正確に行うことができ
なくなるという欠点があった。

本発明の目的は、このような欠点を除き、ゲート遅れの
ない正確な位相制御を行うことができる位相制御回路を
提供するＫある。

この目的を達成するため、本発明は、基本のクロックパ
ルスなＸＫ分周するとともに、このフレックパルるを反
転せしめ、加算パルスを反転したパルスでクロックパル
スの半周部分だケスらして同期させ、この同期化したパ
ルスと前記分周したパルスとをＥｘｃｌｕｓｉｖｅ　Ｏ
Ｒ回路：の入力としたことを特徴とする。

以下、本発明な第５図に示す実施例に基づいて詳細に説
明する。

第５図で１１は第３因に示す分局器と同じく、クロック
パルスｃｊｉｖ入力してその周波数を％に分属する分局
器であり、互いに１８０°位相を異罠した信Ｑｃ、ｄを
出力する。　２２はインバータ回路であり、クロックパ
ルスＣ１１を反転して反転パルスｆｔｌ′つくる。２３
は非同期の加算パルス十Ｐとインバータ（ロ）路２２か
らの反転パルスｆとが入力されるパルス化回路であり、
加算パルス＋Ｐは反転パルスｆ＆ｃよりこれと同期化せ
しめられる口したかつ【、加算パルス＋Ｐはクロックパ
ルスＣ１１に対してその半周部分だけずらされて同期せ
しめられることになる０パルス化回路２３からは同期化
された信号ｇが出力される０　２４はＥｘｃｌｕｓｉｖ
ｅＯ）ｔｌＰｌ路であり、パルス化回路２３からの信号
ｇと後述するＮＡＮＤｌ路２Ｔからの出力信号が入力さ
れて所期の信号ｎ１又は信号ｎ２を得るｏ２５は非同期
の減算パルス−Ｐと分周器１１からの信号Ｃ：１： とが入力されるパルス化回路であり、減算パルス−Ｐは
ｎ１ｖｃによってこれと同期化せしめられる。

パルス化回路２５からは同期化された信号りが出力され
る。２６はフリラグフロップ回路であり、その端子Ｓに
はパルス化回路２５の出力信号りが、端子Ｔには分周器
１１からの信号ｄが、端子）ＬＫは正の電圧（例えば＋
５■）がそれぞれ印加されている。２１は７リツプ７０
ツグ２６の出力信号ｋｌ又は信号に、と分周器１１の出
力信号ｄとを入力とするＮＡＮＤ回路であり、その出力
信号ｍ１又は信号ｒｒＪは前記のＥｘｃｌｕｓｉｖｅ　
ＯＲ（ロ）路の入力となる。

次忙、この回路の動作を第６因に示すタイムチャートを
参照しながら説明する０なお、第６図で左＠に示″ｆ　
（ａ）乃至（ｉ）は加算パルス◆ＰＫよるパルスの加算
時におけるタイムチャートであ＼す、右側に示す（ａ）
　、　（ｂ）　、　（Ｃ）および（ｊ）乃至か）は減算
パルス−ＰＫよるパルスの除去（減算）時におけるタイ
ムチャートであるｏ　ｆＪ４６図（Ｊｌ）　、　（ｂ）
　、　（Ｃ）　Ｋ示す各信号ｃｊｌ、ｃ、ｄは加算時お
よび減算時に共通する信号であるので、点線を付して左
右同じ信号であることを示した。

クロックパルスＣＪｌが分周器１１へ入力すると、分局
器は第６図（ｂ）　、　（Ｃ）に示すようＫその周波数
を３ｆＫ分局し、位相が１８０”異なる２つの信号ｃ、
ｄを出力する◎同時にインバータ２２はクロックパルス
Ｃ１１′４Ｉ：反転して、この反転パルスｆ）ｌパルス
化（ロ）路２３へ与える。今、第６凶（ｅ）　Ｋ示すよ
うな分配回路からの加算パルス十Ｐが任意の時刻にパル
ス化回路２３へ入力されると、この非同期の加算パルｘ
　＋　Ｐは反転パルスｆの立上り部分で同期化される。

パルス化回路２３はこの同期化された信号ｇｖ比出力る
が、この出方信号ｇは第６図（ｆ）Ｋ示すようにり胃ツ
クパルスｃｌｊＫ対してはａｔ−Ｓ期ずらされて同期化
されている。一方、この場合、減算パルス−Ｐの入力は
ないのでパルス（ｔｌｌａｌｊ１２５の出方信号りおよ
びアリツブ７０ツブ２６の出方信号ｋｌは高レベルにあ
る。したがって、ＮＡＮＤ　ｊｌ回路Ｔの一方の入力は
高レベルにあることとなり、この結果ＮＡＮＤ−路２７
の他方の入力信号ｄは反６図（ｈ）　Ｋ示すようなパル
ス化回路２３の出カ信号厘およびＮＡＮｌ）ｉｉ路２１
の出力信号ｍ１が入力されるので、その出力は第６図（
ｉ）に示すようにパルスｐが導入された信号ｎ１となる
。このようにして導入パルスｐが挿入された所期の信号
を得ることができる。

以上の説明とは逆に、第６図Ｕ）に示すような非同期の
減算パルス−Ｐがパルス化回路２５へ入力すると、この
減算パルス−Ｐは第６図（ｂ）Ｋ示す分周器１１からの
信号Ｃにより同期化されて、第６図（ト））Ｋ示すよう
な出力信号りとなる。この信号りはフリップフロップ端
子Ｓへ入力されるので、信号りの立下りのときから信号
りが立上った後の信号ｄの最初の立上りまでの期間、フ
リップフロップ２６の出力信号ｋ１１は第６図（１）に
示すように低レベルとなる。したがって、この期間ＮＡ
ＮＤ回路２７の出力ｍ１言第６図ｔｎ）Ｋ示すように高
レベルとなる〇一方、この場合パルス化回路２３への加
算パルスとも高レベルとなるので、その出力借号ｎ嵩は
その期間第６図（ｎ）に示すように低レベルとなるＯ図
示の信号ｎ■において、その立上り部分のみをみると、
１１１８２図（・）Ｋ示すよ５にパルスが１個除去され
たのと全く同じ状態となり、所期の信号を得ることがで
きる。

ここで、前述の加算時の場合に戻って考えると、ＮＡＮ
Ｉ）ｄ第２１の出カ信号町は、それに入力される信号ｄ
を反転した信号となっており、この反転された信号は信
号Ｃと勢しい。したがって、パルの入力端子には、パル
ス化囲路２３の出力信号ｇと分周器で３ｆＫ分周された
出力信号Ｃを入力してやればよいことが判る。

本実施例では、このようｌｃ　Ｅｘｃｌｕｓｉｖ・ＯＲ
回路Ｖ設け、その入力信号として、バ、ルス化回路によ
り加算パルスをりｐツクパルスの反転パルステスらして
同期させた信号、および減算パルスが入力１ するパルス化回路の信号な分周器からの信号とともにフ
リツー１７０２１回路およびＮＡＮＤ回路で処埴した信
号な用いるよ５Ｋしたので、従来の回路構成にみられる
ような多数のゲート回路を使用する必賛はなくなり、ゲ
ート遅れのない正確な位相制御を行うことができる。

なお、以上の説明では、この位相制御回路を、位置制御
を行うサーボ機構へ適用した例について述べたが、この
ようなサーボ機構に限ることはなく、パルスにより位相
を変調するものＫはすべて適用することができる。

以上述べたように２本発明では、クロックパルスな％に
分周するとともに、クロックパルスを反転したパルスで
加算パルスを同期化し、この同期化されたパルスと前記
の３ｉＫ分周されたパルスをＥｘｃｌｕｓｉｖｅ　ＯＲ
回路の入力としたので、高周波においてもゲート遅れの
ない正確な位相制御１４１ｖ行うことができる。

【図面の簡単な説明】

第１図はサーボモータの制御回路のブロック図、第２図
（ａ）乃至（ｆ）は第１図に示す制御回路に発生するパ
ルスのタイムチャート、第３図は従来の位相制御回路の
ブロック図、第４１＆（Ｍ）乃至（ｈ）は第３図に示す
位相制御囲路に発生するパルスのタイムチャート、第５
図は本発明の実施例に係る位相制御回路のブロック図、
第６図（ａ）乃至（ｒｌ）は第５図に示す位相制御回路
に発生するパルスのタイムチャートである。 １１・・・・・・ｈ分周器、２２・・・・・・インバー
タ、２３・・・・・・パルス化回路、２４・・団・Ｅｘ
ｃｌｕｓｉｖｅ　ＯＲ回路。 第１ｔｊＡ 第２図 第３図

Claims (1)

【特許請求の範囲】
1. クロックパルスを２分の１に分局する分周器と、前記ク
   ロックパルスを反転するインバータと、非同期の加算パ
   ルスを前記インバータの出力で前記クロックパルスの半
   周期分ずらせて同期させるパルス化回路と、このパルス
   化回路の出力と前記分周期の出力を入力とするエクスク
   ル−シブオフ回路とを備えたことを特徴とする位相制御
   回路。