JPS589433A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPS589433A JPS589433A JP56106500A JP10650081A JPS589433A JP S589433 A JPS589433 A JP S589433A JP 56106500 A JP56106500 A JP 56106500A JP 10650081 A JP10650081 A JP 10650081A JP S589433 A JPS589433 A JP S589433A
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- voltage
- power supply
- signal
- circuit
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/0013—Arrangements for reducing power consumption in field effect transistor circuits
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- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はＭＯＳ ）ランジスタで構成される半導体集積
回路に関する。
回路に関する。
この種の回路で、低消費電流化を目的とした従来のＭＯ
Ｓ ）ランジスタ回路を第１図に示す。
Ｓ ）ランジスタ回路を第１図に示す。
図中Ｔ ｏｔは駆動用のエンハンスメント型ＭＯ８）ラ
ンジスタ、Ｔｅ３は負荷用のデシレッジ冒ン型ＭＯＳト
ランジスタ、Ｔ０３は低消費電流化をはかるため電源端
子１と負荷ＭＯ８）ランジスタＴｏｎＯ間に介挿された
エンハンスメント型あるいはデゾレクション型ＭＯ８）
ランジスタである。またＡは入力信号、Ｂは制御信号で
ある。
ンジスタ、Ｔｅ３は負荷用のデシレッジ冒ン型ＭＯＳト
ランジスタ、Ｔ０３は低消費電流化をはかるため電源端
子１と負荷ＭＯ８）ランジスタＴｏｎＯ間に介挿された
エンハンスメント型あるいはデゾレクション型ＭＯ８）
ランジスタである。またＡは入力信号、Ｂは制御信号で
ある。
この第１図の回路にあっては、トランジスタＴＨのスレ
シンｌルビ亀圧Ｖｔｈｓは零がルト近辺におかれ、この
回路が使用されていない時、信号Ｂを零がルト近くまで
落とし、トランジスタＴｏ３をカットオフに近い状態に
することによシ、消費電流を低減化するものである。と
ころで、通常トランジスタＴＯＩＬのスレッシ日ルドｔ
、圧°ｖｔ ｈ ２は、−２ないし−３？ルト程度に設
定されるのＫＮし、トランジスタ’Ｉ’ｏｓのｖｔ ｈ
ｓ ｌｄ 零ｚ ／。
シンｌルビ亀圧Ｖｔｈｓは零がルト近辺におかれ、この
回路が使用されていない時、信号Ｂを零がルト近くまで
落とし、トランジスタＴｏ３をカットオフに近い状態に
することによシ、消費電流を低減化するものである。と
ころで、通常トランジスタＴＯＩＬのスレッシ日ルドｔ
、圧°ｖｔ ｈ ２は、−２ないし−３？ルト程度に設
定されるのＫＮし、トランジスタ’Ｉ’ｏｓのｖｔ ｈ
ｓ ｌｄ 零ｚ ／。
ト近辺であるため、トランジスタ’Ｉ’ｏｎを追加した
ことで追加前よシも充電電流が減少するが、しかしトラ
ンジスタＴ。３がない場合と同じ伝達特性を得るために
は、トランジスタＴｏ３のＷ／’Ｌ（Ｗはチャンネル幅
、Ｌはチャンネル長）なる比を充分大きくとる必要があ
シ、集積度の点で難点があった。また、ＭＯＳ ）ラン
ジスタの特性上、第１図のノードｎの電位が上がると、
トランジスタＴ’ｏｓのスレッシ叢ルド翫圧Ｖｔｈｓが
上がることになるが、このため信号Ｂが１０＃（例えば
０．２〜０．３ Ｖ ）になった時、トランジスタ’ｒ
ｏｓに電流を流さないよりなりｔｈｓ ヲ有ｆ ；ｂ
） ランゾスタＴ１１３を形成すると、逆に信号Ｂが”
１”（十Ｅ）になって出力端Ｄ１が″１”になる場合、
上記Ｖｔｈ、の上昇（パックダートバイアス効果）によ
シ、出力端０１は電源電圧まで出ガくなル、電源マージ
ンが減少する。１だ信号Ｂが“１″で出力端０１が”１
″になる時％０１に電源電圧が出るよう＆Ｖｔｈｓに設
定すれば逆に、信号Ｂが′０＃になった時、トランジス
タＴ０３に電流が流れ、消費電流低減化の目的が充分果
たせガい。この様に従来は、電源マージンと、回路の非
動作時における消費電流は、互いに、相反する関係にあ
）、回路設計者は、ある点で妥協が必要であった。また
、トランジスタ’Ｉ’ｏｓのＶｔｈｓはトランジスタＴ
ｏ！のスレッシ田ルド電圧ｖｔｈ ｌよシ高＜、トラン
ジスタＴｏ１のスレッシ藁ルド電圧ｖｔｈ１より低くす
る必要があるため、スレッシ目ルド電圧制御のための工
程が増加する問題があった。
ことで追加前よシも充電電流が減少するが、しかしトラ
ンジスタＴ。３がない場合と同じ伝達特性を得るために
は、トランジスタＴｏ３のＷ／’Ｌ（Ｗはチャンネル幅
、Ｌはチャンネル長）なる比を充分大きくとる必要があ
シ、集積度の点で難点があった。また、ＭＯＳ ）ラン
ジスタの特性上、第１図のノードｎの電位が上がると、
トランジスタＴ’ｏｓのスレッシ叢ルド翫圧Ｖｔｈｓが
上がることになるが、このため信号Ｂが１０＃（例えば
０．２〜０．３ Ｖ ）になった時、トランジスタ’ｒ
ｏｓに電流を流さないよりなりｔｈｓ ヲ有ｆ ；ｂ
） ランゾスタＴ１１３を形成すると、逆に信号Ｂが”
１”（十Ｅ）になって出力端Ｄ１が″１”になる場合、
上記Ｖｔｈ、の上昇（パックダートバイアス効果）によ
シ、出力端０１は電源電圧まで出ガくなル、電源マージ
ンが減少する。１だ信号Ｂが“１″で出力端０１が”１
″になる時％０１に電源電圧が出るよう＆Ｖｔｈｓに設
定すれば逆に、信号Ｂが′０＃になった時、トランジス
タＴ０３に電流が流れ、消費電流低減化の目的が充分果
たせガい。この様に従来は、電源マージンと、回路の非
動作時における消費電流は、互いに、相反する関係にあ
）、回路設計者は、ある点で妥協が必要であった。また
、トランジスタ’Ｉ’ｏｓのＶｔｈｓはトランジスタＴ
ｏ！のスレッシ田ルド電圧ｖｔｈ ｌよシ高＜、トラン
ジスタＴｏ１のスレッシ藁ルド電圧ｖｔｈ１より低くす
る必要があるため、スレッシ目ルド電圧制御のための工
程が増加する問題があった。
本発明は、上記実情に鑑みてなされたもので、前記消費
電流低減化のためのＭＯＳ ）ランジスタのｒ−）に、
電源よシ高い電位になる制御信号を印加することによシ
、前記従来の問題点を改善し得る半導体集積回路を提供
しようとするものである。
電流低減化のためのＭＯＳ ）ランジスタのｒ−）に、
電源よシ高い電位になる制御信号を印加することによシ
、前記従来の問題点を改善し得る半導体集積回路を提供
しようとするものである。
以下図面を参照して、本発明の一夾施例を説明する。な
お以下に使用するＭＯＳ ）ランジスダは全てＮチャネ
ル型とする。第２図に、示す如く、駆動用エンハンスメ
ント型のＭＯＳ ）ランジスタＴ！は、ソースがアース
され、ゲートに入力信号Ａｌが供給される。負荷用ｆ７
″レッジ冒ン型のＭＯＳトランジスタＴ２は、ソース及
びダートがトランジスタＴ１のドレイン（出力端０１
）に接続され、ドレインがエンハンスメント型のＭＯＳ
）ランジスタＴ３のソースに接続される。このトラン
ジスタＴｓのドレインは、＋Ｅメルトの電源電位供給端
２に接続され、ダートは制御信号Ｂｌの供給端に接続さ
れる。この信号Ｂ１は、前記電源電位（十Ｅ）がルトよ
シも高い電位レベルを有している。
お以下に使用するＭＯＳ ）ランジスダは全てＮチャネ
ル型とする。第２図に、示す如く、駆動用エンハンスメ
ント型のＭＯＳ ）ランジスタＴ！は、ソースがアース
され、ゲートに入力信号Ａｌが供給される。負荷用ｆ７
″レッジ冒ン型のＭＯＳトランジスタＴ２は、ソース及
びダートがトランジスタＴ１のドレイン（出力端０１
）に接続され、ドレインがエンハンスメント型のＭＯＳ
）ランジスタＴ３のソースに接続される。このトラン
ジスタＴｓのドレインは、＋Ｅメルトの電源電位供給端
２に接続され、ダートは制御信号Ｂｌの供給端に接続さ
れる。この信号Ｂ１は、前記電源電位（十Ｅ）がルトよ
シも高い電位レベルを有している。
第３図は上記制御信号Ｂ１を得る回路例であり、第４図
は同回路における信号電圧波形を示す。第３図において
、４は電源電圧（＋Ｅ）よ５− シ高い電圧を発生する昇圧電圧発生回路である。
は同回路における信号電圧波形を示す。第３図において
、４は電源電圧（＋Ｅ）よ５− シ高い電圧を発生する昇圧電圧発生回路である。
これは、電源電圧（十Ｅ）を昇圧してこれよシ高い電圧
を得るための回路である。この昇圧電圧発生回路４の出
力端ｖａとアース間にエンハンスメント型ＭＯ８）ラン
ジスタＴ４が接続され、そのダートにはパワーダウンモ
ードの切換え信号ＰＤが供給される。制御信号Ｂ□は前
記昇圧電圧出力端ｖ８即ちトランジスタＴ４のドレイン
との接続端で得られる。この信号ＰＤは消費電流低減を
指令する信号と々る。例えば、ある回路群が非動作状態
となれば、この信号ＰＤを与えて消費電流を減らす。半
導体メモリ等においては、メモリチップが非選択状態と
なった時、チップ動作信号で、低消費電流化を図ってい
る、つまシ、チップ非動作時の消費電流を低減するため
、チップ動作信号を前記パワーダウンモード切換信号Ｐ
Ｄに利用する。
を得るための回路である。この昇圧電圧発生回路４の出
力端ｖａとアース間にエンハンスメント型ＭＯ８）ラン
ジスタＴ４が接続され、そのダートにはパワーダウンモ
ードの切換え信号ＰＤが供給される。制御信号Ｂ□は前
記昇圧電圧出力端ｖ８即ちトランジスタＴ４のドレイン
との接続端で得られる。この信号ＰＤは消費電流低減を
指令する信号と々る。例えば、ある回路群が非動作状態
となれば、この信号ＰＤを与えて消費電流を減らす。半
導体メモリ等においては、メモリチップが非選択状態と
なった時、チップ動作信号で、低消費電流化を図ってい
る、つまシ、チップ非動作時の消費電流を低減するため
、チップ動作信号を前記パワーダウンモード切換信号Ｐ
Ｄに利用する。
上記の如く構成される実施例の回路にあっては、回路を
使用しない状態で切換え信号ＰＤを１１１とし、信号Ｂ
！を１０＃レベル、つまシ６− 略零がルトにして、トランジスタＴ３のｒ−）へ印加す
ることによシパワーダウンをはかシ、回路使用状態で信
号ＰＤを＠ ０７１とし、信号Ｂ１を昇圧電圧つまシ＋
Ｅより高い電圧（トランジスタＴ３のスレッショルド電
圧をｖｔｈ’ｒｓとスレば” Ｅ ＋ ｖｔｈＴ３ ”
以上であシ、十Ｅを５ｖとすれば例えば８Ｖ）とし、第
２図のノードｎ１に電源電圧を伝えるものであるが、こ
の回路には、次の利点が具備される。即ち、同一電流を
流すためには、そのダート電圧が高い方がトランジスタ
を小形化出来るが、第１図では信号Ｂはその１１”レベ
ルが電源電圧子Ｅであるのに対し、第２図では、信号Ｂ
菫は、電源電圧＋８以上の電位に昇圧されているから、
第１図のトランジスタＴ０３よシ、第２図のトランジス
タＴ３の方が小形化出来る。また、トランジスタＴ３の
ダート電圧は昇圧されているため、そのトランジスタＴ
３のスレッショルド電圧よシ高い電圧まで昇圧しておけ
ば、ノードｎ１には、十Ｅの電圧がほとんど、そのまま
得られ、従って電源マージンが増大する。またこの様に
昇圧電圧を用いることによシ、トランジスタＴ３はトラ
ンジスタＴ１と同じスレッショルド電圧Ｖｔｈを用いる
ことが出来、該Ｖｔｈ制御の工程が簡略化出来る。
使用しない状態で切換え信号ＰＤを１１１とし、信号Ｂ
！を１０＃レベル、つまシ６− 略零がルトにして、トランジスタＴ３のｒ−）へ印加す
ることによシパワーダウンをはかシ、回路使用状態で信
号ＰＤを＠ ０７１とし、信号Ｂ１を昇圧電圧つまシ＋
Ｅより高い電圧（トランジスタＴ３のスレッショルド電
圧をｖｔｈ’ｒｓとスレば” Ｅ ＋ ｖｔｈＴ３ ”
以上であシ、十Ｅを５ｖとすれば例えば８Ｖ）とし、第
２図のノードｎ１に電源電圧を伝えるものであるが、こ
の回路には、次の利点が具備される。即ち、同一電流を
流すためには、そのダート電圧が高い方がトランジスタ
を小形化出来るが、第１図では信号Ｂはその１１”レベ
ルが電源電圧子Ｅであるのに対し、第２図では、信号Ｂ
菫は、電源電圧＋８以上の電位に昇圧されているから、
第１図のトランジスタＴ０３よシ、第２図のトランジス
タＴ３の方が小形化出来る。また、トランジスタＴ３の
ダート電圧は昇圧されているため、そのトランジスタＴ
３のスレッショルド電圧よシ高い電圧まで昇圧しておけ
ば、ノードｎ１には、十Ｅの電圧がほとんど、そのまま
得られ、従って電源マージンが増大する。またこの様に
昇圧電圧を用いることによシ、トランジスタＴ３はトラ
ンジスタＴ１と同じスレッショルド電圧Ｖｔｈを用いる
ことが出来、該Ｖｔｈ制御の工程が簡略化出来る。
また消費電流低減時においては制御信号Ｂ１が″０＃と
なった時、トランジスタＴ３はエンハンスメント型で完
全にカットオフするため、消費電流は完全に零になる。
なった時、トランジスタＴ３はエンハンスメント型で完
全にカットオフするため、消費電流は完全に零になる。
第５図は第３図の昇圧電圧発生回路４の具体的回路例で
ある。この回路は、５段のインバータＩｌｌ〜Ｉ １５
を有した発振回路５と、端子Ｓ。
ある。この回路は、５段のインバータＩｌｌ〜Ｉ １５
を有した発振回路５と、端子Ｓ。
Ｓの２相による４段の昇圧部６１〜６４を有した昇圧回
路６よシ成る。ここでＣｔｔ〜ＣｔＳはキャパシタ、Ｔ
２１〜Ｔ Ｈｆｉエンハンスメント型トランジスタであ
る。この回路は、第６図に示される如く発振回路５の発
振出力端Ｓ、Ｓでの出力波形によシ、昇圧回路６の端子
ａ−ｄに段々に上昇する電圧波形が得られ、昇圧電圧供
給端Ｈの電圧が徐々に上昇していき、最終的には例えば
８ｖで落ちつくことに力るが、この電圧振幅は、昇圧部
６１〜６４の段数が多くなるほど上昇させることができ
る。なお、発振出力端Ｓ。
路６よシ成る。ここでＣｔｔ〜ＣｔＳはキャパシタ、Ｔ
２１〜Ｔ Ｈｆｉエンハンスメント型トランジスタであ
る。この回路は、第６図に示される如く発振回路５の発
振出力端Ｓ、Ｓでの出力波形によシ、昇圧回路６の端子
ａ−ｄに段々に上昇する電圧波形が得られ、昇圧電圧供
給端Ｈの電圧が徐々に上昇していき、最終的には例えば
８ｖで落ちつくことに力るが、この電圧振幅は、昇圧部
６１〜６４の段数が多くなるほど上昇させることができ
る。なお、発振出力端Ｓ。
Ｓでの出力波形のかわシに、おのおの″″１″１″レベ
ルシ合わないような／ｆルス信号を用い゛ても効率よく
昇圧出来る。
ルシ合わないような／ｆルス信号を用い゛ても効率よく
昇圧出来る。
第７図は第２図のトランジスタＴｓのケ警−ト信号Ｂ１
を得る他の回路例を示す。即ち信号ＰＤの入力端はバッ
ファＢｕの入力端子に接続され、バッファＢｕの出力端
Ｌ（制御信号Ｂ１の出力端）には、インバータ１１＋Ｉ
！を通してキャパシタＣ，が接続される。上記信号Ｔｌ
ｌの出力端りにデプレツシ曹ン型（Ｄ型）トランジスタ
Ｔ■のソースが接続され、ドレインがＤ型トランジスタ
Ｔ’ｎとＴ１１のソース接続点Ｍに接続され、トランジ
スタＴ’ｔｍのドレインが、定常的上昇圧電圧（例えば
ＳＶ）を供給する端子Ｈに接続され、トランジスタ１３
のドレインが電源ｖ０に接続され、トランジスタＴ １
１ ｒ Ｔｌｍのｒ−トはインパータエ２の出力端Ｏに
、トランジスタ’Ｉ’ｔｓのダートはインバータエ１の
出力端Ｎに接続さ９− れる。上記トランジスタＴ’ｔｔ〜Ｔ１３によシ昇圧電
圧供給回路３が設けられるものである。
を得る他の回路例を示す。即ち信号ＰＤの入力端はバッ
ファＢｕの入力端子に接続され、バッファＢｕの出力端
Ｌ（制御信号Ｂ１の出力端）には、インバータ１１＋Ｉ
！を通してキャパシタＣ，が接続される。上記信号Ｔｌ
ｌの出力端りにデプレツシ曹ン型（Ｄ型）トランジスタ
Ｔ■のソースが接続され、ドレインがＤ型トランジスタ
Ｔ’ｎとＴ１１のソース接続点Ｍに接続され、トランジ
スタＴ’ｔｍのドレインが、定常的上昇圧電圧（例えば
ＳＶ）を供給する端子Ｈに接続され、トランジスタ１３
のドレインが電源ｖ０に接続され、トランジスタＴ １
１ ｒ Ｔｌｍのｒ−トはインパータエ２の出力端Ｏに
、トランジスタ’Ｉ’ｔｓのダートはインバータエ１の
出力端Ｎに接続さ９− れる。上記トランジスタＴ’ｔｔ〜Ｔ１３によシ昇圧電
圧供給回路３が設けられるものである。
この回路では、まず始めに信号ＰＤが０″のとき端子り
、Ｏは“０”、端子Ｎが“１＃とガっているため、トラ
ンジスタＴ１３とＴ１．０ｇｍ比を充分大きくとってお
けば、接続点Ｍｉｔ、？υ？ｉ’電源ｖ、！（５ｖ）電
位とカシ、トランジスタＴ１！のｒ−）電圧（ここでは
出力端Ｏの電位）をｖｏ、スレッシ１ルド亀圧ｖｔｈ、
としテｖ。−Ｖｔｈ、、＜ｖｃｏ関係ヲ満ｆｔせば、ト
ランジスタ’Ｉ’ｔｇはカットオフし、トランジスタＴ
１．を通して昇圧電位が下がることはない。
、Ｏは“０”、端子Ｎが“１＃とガっているため、トラ
ンジスタＴ１３とＴ１．０ｇｍ比を充分大きくとってお
けば、接続点Ｍｉｔ、？υ？ｉ’電源ｖ、！（５ｖ）電
位とカシ、トランジスタＴ１！のｒ−）電圧（ここでは
出力端Ｏの電位）をｖｏ、スレッシ１ルド亀圧ｖｔｈ、
としテｖ。−Ｖｔｈ、、＜ｖｃｏ関係ヲ満ｆｔせば、ト
ランジスタ’Ｉ’ｔｇはカットオフし、トランジスタＴ
１．を通して昇圧電位が下がることはない。
次に信号ＰＤが１＃となシ、端子りも“１＃となると、
インバータ１１及び１２の遅延時間後端子０が“１”と
なシ、キャパシタＣ１によって出力端りの″１”レベル
が昇圧されると同時に、トランジスタ’Ｉ’１ｍがオン
し、昇圧端子ＨはトランジスタＴｔｚ ｌ Ｔ１１を通
して出力端りと接続される。
インバータ１１及び１２の遅延時間後端子０が“１”と
なシ、キャパシタＣ１によって出力端りの″１”レベル
が昇圧されると同時に、トランジスタ’Ｉ’１ｍがオン
し、昇圧端子ＨはトランジスタＴｔｚ ｌ Ｔ１１を通
して出力端りと接続される。
端子Ｈは定常的に昇圧電圧を供給できるので、端子りの
ＰＮ接合リーク電流等を補なう程度の電流供給能力があ
れば、出力端りにはトランジス１０− タテ１鵞がオンしている間、定常的に昇圧電圧Ｂｌが得
られるものである。
ＰＮ接合リーク電流等を補なう程度の電流供給能力があ
れば、出力端りにはトランジス１０− タテ１鵞がオンしている間、定常的に昇圧電圧Ｂｌが得
られるものである。
本発明は、上記実施例に限られることなく、例えば、エ
ンハンスメント型トランジスタＴ３のスレッシ目ルドに
圧を、エンハンスメント型トランジスタＴ１のスレッシ
田ルドー圧よシ低く設定してもよい。着た実施例ではト
ランジスタＴ３としてエンハンスメント型のものを用い
たが、電源とアース間に多少の通電が許される場合には
７′プレツシｌン型のものを用いてもよい。この場合に
は、トランジスタＴｓにエンハンスメント型の用いる場
合よシもかえって小さいｆ−）を圧で済むことになる。
ンハンスメント型トランジスタＴ３のスレッシ目ルドに
圧を、エンハンスメント型トランジスタＴ１のスレッシ
田ルドー圧よシ低く設定してもよい。着た実施例ではト
ランジスタＴ３としてエンハンスメント型のものを用い
たが、電源とアース間に多少の通電が許される場合には
７′プレツシｌン型のものを用いてもよい。この場合に
は、トランジスタＴｓにエンハンスメント型の用いる場
合よシもかえって小さいｆ−）を圧で済むことになる。
またこの例では、インバータ回路について説明したが、
ノア回路等でもよい等種々の応用が可能なのは、言うま
でもない。
ノア回路等でもよい等種々の応用が可能なのは、言うま
でもない。
以上Ｉ！２明した如く本発明によれば、低消費−流化の
ためのＭＯＳ）ランジスタのｒ−）に、電源よシも高い
電位を有する制御信号を印加する様にしたので、集積度
及び電源マージンの難点が解決出来、１だ、スレッショ
ルド電圧制御の工程の簡略化も可能となる半導体集積回
路が提供出来るものである。
ためのＭＯＳ）ランジスタのｒ−）に、電源よシも高い
電位を有する制御信号を印加する様にしたので、集積度
及び電源マージンの難点が解決出来、１だ、スレッショ
ルド電圧制御の工程の簡略化も可能となる半導体集積回
路が提供出来るものである。
第１図は低消費電流化をはかった従来の回路図、第２図
は本発明の一実施例を示す回路図、第３図は同回路の制
御信号を得るための回路図、第４図は同回路の作用を示
す信号波形図、第５図は同回路の昇圧電圧発生回路図、
第６図は同回路の作用を示す信号波形図、第７図は第２
図の回路の制御信号を得るための回路図である。 ２・・・電源電位供給端、ＴＩ・・・駆動用ＭＯ８）ラ
ンジスタ、Ｔ鵞・・・負荷用ＭＯ８）ランジスタ、Ｔ３
・・・低消費−流用ＭＯ８）ランジスタ。。 出願人代理人 弁理士 鈴 江 武 彦〇
− 乙の 第６図 第７図
は本発明の一実施例を示す回路図、第３図は同回路の制
御信号を得るための回路図、第４図は同回路の作用を示
す信号波形図、第５図は同回路の昇圧電圧発生回路図、
第６図は同回路の作用を示す信号波形図、第７図は第２
図の回路の制御信号を得るための回路図である。 ２・・・電源電位供給端、ＴＩ・・・駆動用ＭＯ８）ラ
ンジスタ、Ｔ鵞・・・負荷用ＭＯ８）ランジスタ、Ｔ３
・・・低消費−流用ＭＯ８）ランジスタ。。 出願人代理人 弁理士 鈴 江 武 彦〇
− 乙の 第６図 第７図
Claims (3)
- （１） 一端が第１の電源電位供給端に接続されダー
トに信号が入力される少なくとも１つの駆動用の第１の
ＭＯＳ ）ランジスタと、該トランジスタの他端に一端
が接続される負荷用の第２のＭＯＳ ）ランジスタと、
蚊トランジスタの他端に一端が接続されるとともに他端
に第２の電源電位供給端が接続される第３のＭＯＳ ）
ランジスタと、該ＭＯ８）ランジスタのｒ−）に、前記
第２の電源電位内凹極性で前記第２の電源電位よシも高
い電位を制御信号として供給する信号供給手段とを具備
したことを特徴とする半導体集積回路。 - （２） 前記第１のＭＯＳ ）ランジスタと第３のＭ
ＯＳ）ランジスタは、スレッシ田ルド翫圧が同一である
ことを特徴とする特許請求の範囲第１項記載の半導体集
積回路。 - （３） 前記信号供給手段の出力は、前記半導体集積
回路が形成される半導体チップが選択状態のとき論理１
１”レベルとなシ、非選択状態のとき論理′０”レベル
となることを特徴とする特許請求の範囲第１項記載の半
導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56106500A JPS589433A (ja) | 1981-07-08 | 1981-07-08 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56106500A JPS589433A (ja) | 1981-07-08 | 1981-07-08 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS589433A true JPS589433A (ja) | 1983-01-19 |
| JPH0413890B2 JPH0413890B2 (ja) | 1992-03-11 |
Family
ID=14435151
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56106500A Granted JPS589433A (ja) | 1981-07-08 | 1981-07-08 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS589433A (ja) |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4883767A (ja) * | 1972-02-08 | 1973-11-08 | ||
| JPS54111745A (en) * | 1978-02-22 | 1979-09-01 | Hitachi Ltd | Static type logic circuit |
| JPS5516539A (en) * | 1978-07-20 | 1980-02-05 | Nec Corp | Level shifter circuit |
| JPS5531357A (en) * | 1978-08-28 | 1980-03-05 | Nec Corp | Insulated gate type field effect transistor logic gate circuit |
| JPS55115729A (en) * | 1979-02-28 | 1980-09-05 | Toshiba Corp | Mos transistor circuit |
-
1981
- 1981-07-08 JP JP56106500A patent/JPS589433A/ja active Granted
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4883767A (ja) * | 1972-02-08 | 1973-11-08 | ||
| JPS54111745A (en) * | 1978-02-22 | 1979-09-01 | Hitachi Ltd | Static type logic circuit |
| JPS5516539A (en) * | 1978-07-20 | 1980-02-05 | Nec Corp | Level shifter circuit |
| JPS5531357A (en) * | 1978-08-28 | 1980-03-05 | Nec Corp | Insulated gate type field effect transistor logic gate circuit |
| JPS55115729A (en) * | 1979-02-28 | 1980-09-05 | Toshiba Corp | Mos transistor circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0413890B2 (ja) | 1992-03-11 |
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