JPS5895427A

JPS5895427A - 集積回路

Info

Publication number: JPS5895427A
Application number: JP56193451A
Authority: JP
Inventors: Yoshio Kamijo; 上條　芳雄; Tsutomu Sumimoto; 勉住本; Akira Ishiyama; 明石山
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1981-12-01
Filing date: 1981-12-01
Publication date: 1983-06-07

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】本発明は、３ステート出力のソースゲートを複数個接続
した双方向性バスを有する集積回路に関し、特に双方向
性バスの入力制御；二関する。

集積回路に双方向性バスを導入する場合、ソースゲート
としては３ステート出力のゲートを用いるのが普通であ
る。この種のゲートは、出力が高レベル状態、低し夜ル
状態、高インピーダンス（フローティング）状態の３つ
の状態（ステート）をとり得るもので、３ステートゲー
トと呼ばれている。

３ステート・ゲートの一例を第１図に示す。１はＰチャ
ネルＭＯ８）ランジスタ、２はｎチャネルＭＯＳトラン
ジスタである。ＰチャネｉしＭＯＳトランジスタ１は、
ゲートを電源■と同じ電位（高レベル）にすると遮断し
、グランド電位（低しベ、ル）にすると導通する。ｎチ
ャネルＭＯＳトランジスタ２は、ＰチャネルＭＯ８）ラ
ンジスタ１と相補的；二動作する。

イネーブル人力３を高レベルにすると、ＰチャネルＭＯ
８）ランジスタ１のゲートは高レベルとなってＰチャネ
ルＭＯＳトランジスタ１は遮断状態になり、またｎチャ
ネルＭＯＳトランジスタ２のゲートは低レベルとなって
ｎチャネルＭＯＳトランジスタ２も遮断状態となる。し
たがって、この３スーテート・ゲートの出力５は高イン
ピーダンス状態になる。、他方、イネーブル入力３を低
レベルにした状態では、データ入力４を高レベルにする
と、ＰチャネルＭＯＳトランジスタ１は遮断し。

ｎチャネルＭＯＳトランジスタ２が導通して出力５が低
レベルとなり、データ人力４を低レベルじすると、逆に
ＰチャネルＭＯＳトランジスタ１が導通１〜、ｎチャネ
ルＭＯ８）ランジスタ２が遮断し、出力５は高レベルに
なる。つまり、イネーブル人力３を低レベルにすると、
この３ステート・ゲートはインバータとして動作する。

さて、このような３ステート・ゲートをソースゲートと
して接続した双方向性バスのシンクゲートとして、第２
図に示すような周知の相補形Ｍ　ＯＳインバータを用い
る場合を考えよう。同図において、６はＰチャネルＭＯ
Ｓトランジスタ、７はｎチャネルＭＯＳトランジスタ、
８，９はそれぞれ入力、出力である。

集積回路の通常の動作状態では、双方向性バスのソース
ゲート群のいずれか１つのソースゲートを指定して開く
ように論理が組まれる。したがって、双方向性バスにシ
ンクゲートとして接続されているインバータ（第グ図）
の入力８は高レベルか、あるいは低レベルのいずれかで
ある。しかし、集積回路と接続された周辺回路が誤動作
した時や、集積回路のテスト時などには、双方向性ノ；
スに接続されたソースゲート群のいずれも指定しないで
集積回路を動作させる状況も起り得る。この場合、全て
のソースゲートが閉じその出力が高インピーダンス状態
であるため、双方向性バスに接続されたシンクゲートの
入力８が高レベルと低レベルとの中間レベルになる。入
力８が中間レベルになると、シンクゲートのＰチャネル
ＭＯ８）ランジスタロとｎチャネルＭＯＳトランジスタ
７（第２図）のいずれも導通状態になり、電源■からグ
ランドに貫通電流が流れる。このような貫通電流が長時
間にわたって流れ続けると、集積回路内の配線が断線す
るなど、回復不能な障害を引き起こす。

本発明は、斯る障害の発生を防止した集積回路を提供し
ようとするもので、その特徴は、３ステート出力のソー
スゲート群が接続された双方向性バスを有する集積回路
において、常にいずれか１つのソースゲートが開かれる
ように各ソースゲートの開閉を制御する回路を設けるこ
とにある。

以下、図面を参照しながら本発明の詳細な説明する。

第３図は、本発明にかかる集積回路の一例を示す論理ブ
ロック図であり、本発明の直接関与しない部分は七略し
である。

当該集積回路１１は、双方向性バス１２と、そのソース
ゲート１３，１４，１５およびシンクゲート１９，２０
゜２１、さらにバス入力制御回路１６とを有する。ソー
スゲ−）１３．．１４．１５は例えば第１図に示したよ
うな３ステートゲートであり、イネーブル信号２２゜乙
、２４によって開閉制御される。

１７．１８は外部から与えられるバス入力制御信号であ
り、バス入力制御回路１６に対して開くべきソースゲー
トを指定する。バス入力制御回路１６は、バス入力制御
信号１７．１８の入カバターンにしたがってイネーブル
信号２２，２３．２４の１つを低レベル、他を高レベル
としてソースゲ−）１３．１４．１５のうちのいずれか
１つを必ず開く。

例えば、当該集積回路の通常動作では、バス７人力制゛
御信号１７．１８を共に低レベル（入カバターン＠００
”）にしてソースゲート１５を指定し、共に高レベル（
入カバターン１′１１”）にしてソースゲート１４を指
定し、一方の信号１７を低レベル、他方のは号１８を高
レベル（入カバターン“ｏｌ”）にしてノースゲート１
３を指定するというように、バス入力制御信号１７．１
８の入カバターンを規定したとする。

従来の集積回路であれば、上記以外の入カバターン“１
０”に対しては、バス入力制御回路（１６）はソースゲ
ート１３，１４．１５のイネーブル信号２２，２３．２
４のいずれも高レベルにし、全ソースゲート１３，１４
゜１５を閉じその出力を高インピーダンス状態にする。

したがって前述したように、双方向性バス１２が中間レ
ベルになり、それに接続されたシンクゲート１９．２０
．２１に貫通電流が流れるという問題があった。

これに対し、本発明にかかる本例のバス入力制御回路１
６には、バス入力制御信号１７．１８によってソースゲ
−）　１３．１４．１５のいずれも指定されない時に、
いずれか１つのソースゲートを開く・ような保障回路が
組み込まれている。すなわち、入カバターンが′１０”
のときでも、この保障回路の作用でいずれか１つのソー
スゲート、例えばソースゲート１３が開かれる。したが
って、双方向性バス１２は常に高、低いずれかのレベル
となり、シンクゲ−）１９，２０．２１に貫通電流は流
れない。

このような保障回路を組み込んだバス入力制御回路１６
の一例を第４図に示す。同図で、２６はデコーダであり
、バス入力制御信号１７．１８のパターンを解読し、フ
リップフロップ３５　、３６．３７のＤ入力に与える。

路、２９はインバータ、３０，３１はＮＡＮＤゲート、
３２，３３はＡＮＤゲート、３４はＮＯＲゲートである
。このデコーダ２６の出力は、クロック（Ｃ’Ｌ　Ｋ　
）　２７のタイミングでフリップフロップ３５．３６．
３７にセットされる。フリップフロップ３５，３６．３
７の出力がそれぞ°れ、ソースゲート１３．１４．１５
に対するイネーブル信号２２，２３．２４となる。

図から明らかなように、入カバターンが００”のとき、
フリップフロップ３７だけがリセットされ、イネーブル
信号２４だけが低レベルになる。入力、＋ターンが”１
１”のときはフリップフロップ３５だけがリセットされ
、イネーブル信号２２だけが低レベルになる。入カバタ
ーンが′０１＃のときはフリップフロップ３６だけがリ
セットされ、イネーブル信号２２だけが低レベルになる
。さらに、いずれのノースゲートも指定しない入カバタ
ーン“１０”に対しては、フリップフロップ３５だけが
リセットされ−、イネーブル信号２２だけが低レベルに
なる。

通常はバス入力制御回路１６を上述のように構成すれば
、シンクゲートの貫通電流を防１１．する目的は達成で
きる。しかし、Ｄアルゴリズムを用いて発生させたテス
トデータを集積回路内のフリップフロップにスキャンイ
ンし、集積回路をテストスる際に、第４図のフリップフ
ロップ３５，３６．３７がスキャンインの対象になって
いる場合、上記の貫通電流を防止できなくなることがあ
る。以下、これに対処するための方法を説明するが、そ
の前（二Ｄアルゴリズムによるテストについて簡単に説
明する。

第５図において、テスト対象となる集積回路内のフリッ
プフロップ群６１と、その出力をゲート群６２の中を辿
って行き、行きついたフリップフロップ群６３との間に
はさまれた組合せ論理の塊りを切り出す。そして、ゲー
ト群６３の中の特定のゲートピンに低レベル固定、また
は高レベル固定を仮定し、これを検出するようにフリッ
プフロラプ群６１に入カバターンと、出力側フリップフ
ロップ群６３に期待値パターンを発生する。テスト時は
、上記の入カバ、ターンをフリップフロップ群６１にス
キャンインする。つい、で、フリップフロップ群６３に
クロックを供給してゲート群６２の出力をとり込み、こ
れをスキャンアウトして期待値データと比較する。

さて、このようなテストを行なう際にテスト用人カバタ
ーンがスキャンインされるフリップフロップ群６１に、
第４図のイネーブル信号発生用のフリップフロップ３５
，３６．３７が含まれるとしよう。

この場合、スキャンインされるテスト用人カッくターン
によっては、フリップフロップ３５．３６．３７の全て
がセット状態になり、前記の保障が得られなくなる恐れ
がある。

このようなテスト方式をとる集積回路に対しては、第６
図に示すような構成が有効である。同図において、フリ
ップフロップ５１　、５２．５３は第４図のフリップフ
ロップ３５．３６．３７に相当するフリップフロップで
ある。５０は第４図のデコーダ２６に相当する働きと、
テスト時のフリップフロップ５１．５２．５３へのスキ
ャンイン制御とを行なう制御回路である。５５は本発明
にか＼る保障回路として設けられた優先回路であり、そ
の出力信号２０１゜２０２　、２０３がソースゲートに
対するイネーブル信号として最終的に用いられる。

フリップフロップ５１．５２．５３の出力信号１０１゜
１０２．１０３のうちの１つのみが低レベルで、他の２
つが高レベルの場合、優先回路５５はその低レベル信号
に対応する１つのイネーブル信号だけを低レベルにし、
他の２つのイネーブル信号を高レベルにする。しかし、
フリップフロップ出力信ル３１０１　、１０２　、１０
３の全てが高レベルになったり、２つ以上が低レベルに
なったとき（２つ以上のノースゲートを開くことを要求
したとき）は、優先１１ｎ位の一番高い１つのソースゲ
−トだけを開くようにイネーブル信号２０１　、２０２
　、２０３を制御する。

このようにして、双方向性バスのソースゲートのい、ず
れか１つだけを常に開く。

優先回路５５の真理値表の例を表１に示す。

表　　１（注：［Ｊは高レベル、Ｌは低レベル）以上説明したよ
うに、本発明はソースゲートのいずれか１つ゛を必ず開
く保障回路を集積回路に設けるため、双方向性バスが中
間レベルになることがなく、シたがって、シンクゲート
に貫通電流が流れることによる集積回路の断線などの障
害を防止することができる。

なお、本発明は前記実施例の構成そのものに限定される
ものではなく一１種々変形して実施できることは勿論で
ある。

【図面の簡単な説明】

第１図は双方向性バスのソースゲートとして用いられる
３ステート・ゲートの一例を示す回路図、第２図は双方
向性バスのシンクゲートとして用いられるインバータの
一例を示す回路図、第３図は本発明の一実施例を示すブ
ロック図、第４図は保障回路を組み込んだバス入力制御
回路の一例を示す論理回路図、第５図は集積回路のテス
トの説明図、第６図は本発明の他の一実施例を説明する
ためのブロック図である。１．６・・・ＰチャネルＭＯ８）ランジスタ、２゜７・
・・ｎ′チャネルＭＯＳトランジスタ、１１・・・集積
回路、１２・・・双方向性バス、１３，１４．１５・・
・ソースゲート、１６・・・保障回路を含むバス入力制
御回路、１７゜１８・・・バス入力制御信号、　−１９
，、２０、２１・・・シンクゲート、２２．２３．２４
．２０１　、２０２　、２０３・・・イネーブル信号・
、２６・・・デコーダ、２７．５４・・・クロック、３
５゜３６、３７．５１．５２．５３・・・フリップフロ
ップ、５５・・・保障回路としての優先回路。１２６− 第１図 ′↓ 第３図イ１第４図第５図第６図

Claims

【特許請求の範囲】

１．３ステート出力のソースゲート群が接続された双方
向性バスを有する集積回路において、常にソースゲート
群中のいずれか１つのソースゲートが開かれるように、
該ソースゲート群の各ソースゲートの開閉を制御する回
路を備えることを特徴とする集積回路。