JPH03178268A

JPH03178268A - 画像処理ｉｃ

Info

Publication number: JPH03178268A
Application number: JP1316584A
Authority: JP
Inventors: Tomoyuki Takeda; 智之武田; Takehiro Yoshida; 武弘吉田; Takeshi Ono; 健小野; Makoto Kobayashi; 誠小林; Satoshi Wada; 聡和田
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 1989-12-07
Filing date: 1989-12-07
Publication date: 1991-08-02

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野］本発明はＣＣＤよりの画像信号を人力して処理する画像
処理ＩＣに関するものである。

［従来の技術］光信号を電気信号に変換する光電変換素子としてＣＣＤ
が良く知られている。このようなＣＣＤ素子では、実際
の画像データ信号を出力する前に何ビットかのダミービ
ットを出力している。このため読取装置にＣＣＤを用い
た場合は、最初に出力されるこれらダミービットも画像
信号として読込まれてしまうことになる。特にＣＣＤの
タイミング制御や、その他の読取装置の制御、更には画
像処理部などをまとめて１つのゲートアレイ（ＩＣ）と
した回路などでは、ＣＣＤより最初に出力されるダミー
ビットも画像データと同様に画像処環部に人力されて、
画像処理用メモリに書き込まれる。

［発明が解決しようとする課題］しかしながら上記従来例では、画像処理用のメモリの容
量に余裕がある場合は問題ないが、画像処理用メモリの
容量が全画像のビット数とほぼ同程度である場合、最初
のダミービットをメモリに書込んでしまうために、メモ
リサイズをオーバしてしまうことになる。いま、例えば
原稿の読取り幅を８４判とし、４ライン分のメモリを画
像処理に使うとする。８４判での画素数はｌライフ２０
４８画素であり、１画素が８ビツトで表されているとす
ると、画像データの容量は８Ｘ２０４８Ｘ４ビツトとな
り、丁度６４にビット容量のメモリに収容することがで
きる。

しかしこのような場合でも、ＣＣＤより出力されるダミ
ービットの量を考慮すると、６４にビットでは容量が足
りなくなり、少なくとも６４にビットのメモリを２つ使
わなければならなくなるため、コスト面でも回路サイズ
の面でも問題となる。

本発明は上記従来例に鑑みてなされたもので、ＣＣＤよ
り出力されるダミーの画像データビットを読み飛ばすこ
とにより、ＣＣＤより出力される画像情報を有効的に利
用できるようにした画像処理Ｉ″Ｃを提供することを目
的とする。

［課題を解決するための手段］上記目的を達成するために本発明の画像処理ＩＣは以下
の様な構成からなる。即ち、ＣＣＤよりの画像信号を入力して処理する画像処理ＩＣ
であって、前記ＣＣＤのタイミングクロック発生手段と
画像処理手段を含み、前記ＣＣＤより出力される画像デ
ータに付加されたダミー信号のデータビット数に対応す
る数値を、前記ＣＣＤの画像クロック信号に同期して計
数する計数手段と、前記計数手段により前記ダミー信号
に対応するビット数が計数された後、前記ＣＣＤよりの
画像信号を入力して画像処理を行うように制御する′制
御手段とを有する。

［作用］以上の構成において、ＣＣＤより出力される画像データ
に付加されたダミー信号のデータビット数に対応する数
値を、そのＣＣＤの画像クロック信号に同期して計数し
、ダミー信号に対応するビット数が計数された後、ＣＣ
Ｄよりの画像信号を入力して画像処理を行うように動作
する。

［実施例］以下、添付図面を参照して本発明の好適な実施例を詳細
に説明する。

［画像入力回路の説明　（第１図）］第１図は実施例の画像読取り部及び画像処理用ＩＣ回路
の概略構成を示すブロック図である。

図において、１１は読取部で、ＣＣＤＩＩＩやＡ／Ｄコ
ンバータ１１３やシェーディング補正やＡＢＣ回路１１
２などのアナログ回路を含んでいる。このＣＣＤＩＩＩ
は後述するＣＣＤタイミングコントロール部１２１より
のクロック信号１１４により駆動されている。また、こ
のタイミング信号１１４はＡ／Ｄコンバータ１１３のＡ
／Ｄ変換タイミングなども規定している。さらには、こ
のＣＣＤタイミングコントロール部１２１より出力され
るタイミング信号１３０はカウンタ１２４に入力されて
おり、このタイミング信号１３０はタイミング信号１１
４に同期しており、ＣＣＤ１１１によるデータ出力タイ
ミングを示している。

１２は本実施例の画像処理用ＩＣで、ＣＣＤタイミング
コントロール部１２１やシェーディング補正やＡＢＣコ
ントロール部１２２などの読取部１１の制御部、読取部
１１より送られてくる画像データに画像処理を行って後
続の画像処理用メモノ１３に出力する画像処理部１２３
、ＣＰＵ１４より初期設定されるカウンタ１２４、カウ
ンタ１２４の状態によって画像処理用メモリ１３をコン
トロールするメモリコントロール部などからなっている
。なお、画像処理用メモリ１３はＩＣ１２の外部にあっ
てもよいし、ＩＣ１２の内部にあってもよい。

１４はこの画像処理用Ｉ　（，１２及び読取り部１１よ
りの画像入力を制御するためのＣＰＵ、１５は第３図の
フローチャートで示されたＣＰＵ１４の制御プログラム
や各種データを記憶しているＲ・ＯＭ、１６はＣＰＵ　
１４のワークエリアとして使用され、各種データを一時
保存するＲＡＭである。

以下、詳しく説明する。

画像処理用ＩＣ１２は、ＣＣＤ１１１のタイミングコン
トロール部１２１、シェーディング補正やＡＢＣのコン
トロール部１２２、Ａ／Ｄコンバータ１１３からのデジ
タル画像データ１３３を入力し、エツジ強調や中間調の
処理を行なう画像処理部１２３に入力している。カウン
タ１２４はＣＰＵ１４より初期設定され、その値に対応
する数だけタイミング信号１３０をカウントするまでは
アドレス発生器１２５やラッチ信号１２６にクロック信
号１４０を出力しないようにしている。

そして、初期設定した値がカウントされれば、その後、
タイミング信号１３０をそのままクロック１４０としで
出力する。１３は画像処理用のメモノで、本実施例では
６４にビットのＳＲＡＭで構成されている。

ＣＣＩ）１１１により光電変換されて出力される画像信
号はシェーディング補正やＡＢＣ回路などのアナログ回
路１１２を通って、Ａ／Ｄコンバータ１１３でデジタル
信号に変換され、例えば６ビツトの画像データとして画
像処理部１２３に入力される。この画像データの中には
、ＣＣＤ１ｌｌより出力されるダミービット（例えば６
４ビツト）が含まれている。

このとき、カウンタ１２４には、ダミービットのビット
数６４ビツトに対応して例λば°°６４°゛がｃｐｕｔ
４によりプリセットされている。このため、ＣＣＤＩ　
ｌ　１出力の最初の６４ビツトが画像データとして画像
処理部１２３に入力されている間は、カウンタ１２４は
クロック１４０を発生しない。

読取り動作が始まりタイミング信号１３０がカウンタ１
２４に入力されると、カウンタ１２４はカウントを開始
し、初期設定された６４ビツト分にｔ目当するカウント
値（例えば６４）をカウントするまではクロック１４０
を出力しない。しかしＣＣＤタイミングコントロール部
１２１よりＣｃＤｌｌｌには、タイミング信号１１４が
この間ち送られている。これによって画像処理部１２３
に入力された画像データは、画像処理部１２３を通して
画像処理用メモリ１亭には書込まれなくなる。

カウンタ１２４が初期設定されたカウント値までタイミ
ング信号１３０をカウントすると、クロック１４０を出
力する。これにより、ラッチ信号発生器１２６からはラ
ッチ信号１３８が、アドレス発生回路１２５からはアド
レス１３９がそれぞれ画像処理用メモリ１３に出力され
る。これと同時に、画像処理部１２３ならびにシェーデ
ィング補正コントロール部１２２へもタイミング信号（
図示せず）が出力される。これによって画像データ１３
３は画像処理部１２３で画像処理され、シェーディング
データ１３６とともに画像処理用メモリ１３に書き込ま
れる。

［タイミング説明　（第２図）］、第２図は本実施例の画像処理用ＩＣにおける各信号の
発生タイミングを示すタイミングチャートである。

１１４はＣＣＤＩＩＩのタイミング信号の１つである１
ラインの先頭で出されるタイミング信号である。ＣＣＤ
１１１がダミービット（６４ビツト）を出力している間
は、タイミング信号１４０、ラッチ信号１３８は出力さ
れない。またこの時、アドレス信号１３９は最初のアド
レスＡＯから変化しない。そして、カウンタ１２４がＣ
ＣＤ１ｌｌより出力されるダミービットを計数し、ＣＣ
Ｄ１ｌｌが実際の画像データを出し始めると、タイミン
グ信号１４０．ラッチ信号１３８が出力され始める。

これにより画像処理部１２３に人力された画像データ（
例えば６ビツト）は、バス１４２に出力され、シェーデ
ィング補正、ＡＢＣコントロール回路１２２よりの１ビ
ツトデータを加えた７ビツトデータとして画像処理用メ
モリ１３に出力され、ラッチ信号１３８によりアドレス
信号１３９によって指示されたアドレスに書込まれる。

［ＣＰＵの動作説明　（第３図）コ第３図はＣＰＵ１４による画像データの入力前処理を示
すフローチャートで、この処理を実行する制御プログラ
ムはＲＯＭ１５に記憶されている。

まずステップＳｔで画像処理用ＩＣＬ２の初期化を実行
し、ステップＳ２でＣＣＤ１１１の各種タイミングの初
期設定を行う。・これは、ＣＣＤタイミングコントロー
ル部１２１に読出しクロックの周波数や、１ラインの画
素数などを設定したり、シェーディング補正及びＡＢＣ
コントロール回路１２２に補正を行うための条件値を設
定するものである。また、ラッチ信号発生器１２６やア
ドレス発生器１２５のクリア処理などを行う。

次にステップＳ３に進み、シェーディング補正とＡＢＣ
回路１１２のアナログ回路の初期化と、それらのコント
ロール部との初期設定を行う。次にステップＳ４でカウ
ンタ１２４に、ＣＣＤ１１１より最初に出力されるダミ
ービット数に対応した値をセットする。そして次にステ
ップＳ５に進み、ＣＣＤタイミングコントロール部１２
１にＣＣＤＩＩＩによる画像読取りの開始を指示すると
ともに、シェーディング補正、ＡＢＣ回路１１２を起動
して画像補正処理を行う。

ステップＳ６でカウンタ１２４が初期設定値をカウント
したかどうかをみる。もしまだカウントしていなければ
カウントするまでステップＳ６を繰返す。そして、カウ
ントしていればステップＳ７に進み、クロック１４０を
アドレス発生器１２５やラッチ信号発生器１２６に出力
して画像処理を行う。

なお、本実施例では、画像処理用メモリ１３を画像処理
用ＩＣ１２の外部に設けたが、ＩＣ内で行う画像処理が
例えばシェーディング補正のみではあるような場合で、
画像処理用メモリ１３の容量がそれほど大きくなくても
いいような場合は、画像処理用メモリ１３をＩＣ１２内
に設けてもよい。

以上説明したように本実施例によれば、ＣＣＤから出力
されるダミーデータのような無駄なデータを画像処理用
メモリ１３に書き込まないようにして、メモリ１３を有
効に利用できるという効果がある。

また、カウンタ１２４に設定する値がプログラマブルで
あるため、ＣＣＤ　ｌ　１１の型式が変わってダミーデ
ータの数が変化しても、回路変更することなくこれに対
処できる。

［発明の効果］以上説明したように本発明によれば、ＣＣＤより出力さ
れるダミーの画像データビットを読み飛ばすことにより
、ＣＣＤより出力される画像情報を格納するメモリの容
量を節約できるとともに、ダミービットを除いた画像情
報だけで画像処理ができる効果がある。

【図面の簡単な説明】

第１図は本実施例の読取部と画像処理用ＩＣの概略構成
を示すブロック図、第２図は第１図の各信号のタイミングを示すタイミング
図、第３図はＣＰＵの画像データ読取り時におけるＣＰＵの
前処理を示すフローチャートである。図中、１１・・・読取部、１２・・・画像処理用ＩＣ１
１３・・・画像処理用メモリ、１４・・・ＣＰＵ、１５
・・・ＲＯＭ、１６・・・ＲＡＭ、１１１・・・ＣＣＤ
、１１２・・・シェーディング補正とＡＢＣ回路、１１
３・・・Ａ／Ｄコンバータ、１１４，１３０・・・タイ
ミング信号、１２１・・・ＣＣＤタイミングコントロー
ル部、１２２・・・シェーディング補正とＡＢＣのコン
トロール部、１２３・・・画像処理部、１２４・・・カ
ウンタ、１２５・・・アドレス発生器、１２６・・・ラ
ッチ信号発生器である。這３図

Claims

【特許請求の範囲】ＣＣＤよりの画像信号を入力して処理する画像処理ＩＣ
であつて、前記ＣＣＤのタイミングクロック発生手段と画像処理手
段を含み、前記ＣＣＤより出力される画像データに付加されたダミ
ー信号のデータビット数に対応する数値を、前記ＣＣＤ
の画像クロック信号に同期して計数する計数手段と、前記計数手段により前記ダミー信号に対応するビット数
が計数された後、前記ＣＣＤよりの画像信号を入力して
画像処理を行うように制御する制御手段と、を有することを特徴とする画像処理ＩＣ。