JPS5896768A - 不輝発性半導体メモリ - Google Patents
不輝発性半導体メモリInfo
- Publication number
- JPS5896768A JPS5896768A JP56194774A JP19477481A JPS5896768A JP S5896768 A JPS5896768 A JP S5896768A JP 56194774 A JP56194774 A JP 56194774A JP 19477481 A JP19477481 A JP 19477481A JP S5896768 A JPS5896768 A JP S5896768A
- Authority
- JP
- Japan
- Prior art keywords
- channel width
- memory cell
- memory
- fet
- load
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Landscapes
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分！ｌ！１
この発明は、浮遊ケ゛−ト栖造合したＭＯ８型驚界効果
トランジスタ（ＭＯＳ ＦＥＴ ）をメモリセルとする
不揮発、性半導体メモリに関する。
トランジスタ（ＭＯＳ ＦＥＴ ）をメモリセルとする
不揮発、性半導体メモリに関する。
釦明の技術的背景
従来、不揮発性半導体メモリに第１図に示すように構成
されている。すなわち、マトリクス状に配列された浮遊
ケ゛−ト＠造のＭＯＳ Ｆ”ＥＴＴｌ２Ｏ所定のメモリ
セルを、列デコーダ（図示しない）の出力Ｃ，，Ｃ２１
・・・および行デコーダ（図示しない）の出力ＣＧＩ
、 ＣＧ２・・・により迭択し、書き込みデータ信号り
により負荷トランジスタＴｒ１’ｆｉ＝スイッチング制
御して電、源■ｐ電圧を供給し、遇択されたメモリセル
に情報を書き込むように構成されている。
されている。すなわち、マトリクス状に配列された浮遊
ケ゛−ト＠造のＭＯＳ Ｆ”ＥＴＴｌ２Ｏ所定のメモリ
セルを、列デコーダ（図示しない）の出力Ｃ，，Ｃ２１
・・・および行デコーダ（図示しない）の出力ＣＧＩ
、 ＣＧ２・・・により迭択し、書き込みデータ信号り
により負荷トランジスタＴｒ１’ｆｉ＝スイッチング制
御して電、源■ｐ電圧を供給し、遇択されたメモリセル
に情報を書き込むように構成されている。
このような構成において、メモリセルへのデータ書き込
み時には、４８号ＣＧ、Ｃ，Ｄおよび類１源■ｐ電圧が
例えは２５ＶにＷシ′足されることで選択されたメモリ
セルに電流が流れ、この電流によってドレイン近傍で生
ずるインパクト１Ｌ離によシ、浮遊ダートに電子が注入
される。このようなメモリでは、メモリセルのダート、
ドレインの電位が書き込み特性に大きく関係する。
み時には、４８号ＣＧ、Ｃ，Ｄおよび類１源■ｐ電圧が
例えは２５ＶにＷシ′足されることで選択されたメモリ
セルに電流が流れ、この電流によってドレイン近傍で生
ずるインパクト１Ｌ離によシ、浮遊ダートに電子が注入
される。このようなメモリでは、メモリセルのダート、
ドレインの電位が書き込み特性に大きく関係する。
すなわち、この電位が高いほど短Ｍ・間でより多くの電
子を浮遊ｒ−１に注入できる。
子を浮遊ｒ−１に注入できる。
Ｌｌ＝し、メモリセルのドレイ／電圧を上列させるため
、トランジスタＴｒ１ ｒ Ｔｒ２の導通抵抗を小さく
するとメモリセルが破壊されてしまう恐れもあるため、
これらのトランジスタは上述したことを考慮した上で適
宜設計される。
、トランジスタＴｒ１ ｒ Ｔｒ２の導通抵抗を小さく
するとメモリセルが破壊されてしまう恐れもあるため、
これらのトランジスタは上述したことを考慮した上で適
宜設計される。
背景技術の問題点
ところで、近年、メモリ容量の増大とともにメモリサイ
ズが縮小されて来ており、このたムメモリセルのチャネ
ル幅のばらつき、例えばエツチング時における各ウェハ
毎のチャネル幅の製造ばらつきによって、メモリセルに
流れる電流が大きく変化し、これに対応してデータ書き
込み時のドレイン電圧が大きく変化するため、データ書
き込み量およびデータ嶺き込み時間がメモリセルのチャ
ネル幅に大きく依存する。これは、トランジスタＴｒ１
． Ｔｒ２のチャネル幅を大きく取っているため、ドラ
イブ能力が充分大キく、メモリセルのチャネル幅がばら
ついても負荷トランジスタとしての電流供ＩＫ′Ｉ能力
は変化せずほぼ一足のためである。つまり、チャネル１
ψ、１の製造ばらつきは・チャネル幅の大小にかかわら
ず同じ幅のｎ′らつき、例えばＷ１＋ΔＷ。
ズが縮小されて来ており、このたムメモリセルのチャネ
ル幅のばらつき、例えばエツチング時における各ウェハ
毎のチャネル幅の製造ばらつきによって、メモリセルに
流れる電流が大きく変化し、これに対応してデータ書き
込み時のドレイン電圧が大きく変化するため、データ書
き込み量およびデータ嶺き込み時間がメモリセルのチャ
ネル幅に大きく依存する。これは、トランジスタＴｒ１
． Ｔｒ２のチャネル幅を大きく取っているため、ドラ
イブ能力が充分大キく、メモリセルのチャネル幅がばら
ついても負荷トランジスタとしての電流供ＩＫ′Ｉ能力
は変化せずほぼ一足のためである。つまり、チャネル１
ψ、１の製造ばらつきは・チャネル幅の大小にかかわら
ず同じ幅のｎ′らつき、例えばＷ１＋ΔＷ。
Ｗ２＋ΔＷ（ΔＷはチャオル幅のばらつき；Ｗｌ）Ｗ２
）、になるため、チャネル幅が狭くなるほど、そのチャ
ネル幅の変化割合は大きくなり、そこに流れる電流もチ
ャネル幅に応じてかわるためチャネル幅が狭い程、名つ
エノ・毎において、′電流もばらつくことになる。よっ
てメモリのドレイン電圧は、メモリセルに流れる電流と
トランジスタｌｌ゛ｒ１１ Ｔｒ２に加１れる電流の比
によって決まるため、メモリセルに流れる′電流がばら
つけば、ぞのドレイン電圧が大きく変化することになる
。
）、になるため、チャネル幅が狭くなるほど、そのチャ
ネル幅の変化割合は大きくなり、そこに流れる電流もチ
ャネル幅に応じてかわるためチャネル幅が狭い程、名つ
エノ・毎において、′電流もばらつくことになる。よっ
てメモリのドレイン電圧は、メモリセルに流れる電流と
トランジスタｌｌ゛ｒ１１ Ｔｒ２に加１れる電流の比
によって決まるため、メモリセルに流れる′電流がばら
つけば、ぞのドレイン電圧が大きく変化することになる
。
発明の目的
この発明Ｖよ上記のような事情に鑑みてなされたもので
、その目的とするところは、メモリセルのチャネル幅に
ばらつきがあっても安定したデータ書き込み特性が得ら
れる不揮発性半棉体メモリを提供することである。
、その目的とするところは、メモリセルのチャネル幅に
ばらつきがあっても安定したデータ書き込み特性が得ら
れる不揮発性半棉体メモリを提供することである。
発明の概做
すなわち、この発明においては、第１図に示すような浮
遊ゲート構造をしたＭＯＳ ＦＥＴをメモリセルとする
平押発性半導体メモリにおいて、負荷トランジスタＴｒ
１としてメモリセルと同じチャネル幅を有する複数のト
ランジスタを並列接続して設けることにより、メモリセ
ルのチャネル幅の製造ばらつきに対応して負荷ｌ・ラン
ジスタの電流供給能力を変化させるように構成、シたも
のである。
遊ゲート構造をしたＭＯＳ ＦＥＴをメモリセルとする
平押発性半導体メモリにおいて、負荷トランジスタＴｒ
１としてメモリセルと同じチャネル幅を有する複数のト
ランジスタを並列接続して設けることにより、メモリセ
ルのチャネル幅の製造ばらつきに対応して負荷ｌ・ラン
ジスタの電流供給能力を変化させるように構成、シたも
のである。
発明の実施例
以下、この発明の一実施例について図面を参照して説明
する。
する。
第２図はその構成を示すもので、第１図にお＝５−
ける負荷トランジスタＴｒ１の代わりに、メモリセルと
同じチャネル幅を有するトランジスタＴｒ１／ 、 Ｉ
Ｉｌ、１／・・・を複数イー１並列鉦続したものである
。
同じチャネル幅を有するトランジスタＴｒ１／ 、 Ｉ
Ｉｌ、１／・・・を複数イー１並列鉦続したものである
。
（ス１においてｔゴ、送択嘔れたメモリセルＴｌｊのみ
示している。上記トランジスタＴｒ ｉ’ ＋ Ｔｒ１
’ ｈ ”’は、そのチャネル幅の和が上記第１図の負
荷トランジスタＴｒ１のチャネル幅と同じになる数だけ
設ける。
示している。上記トランジスタＴｒ ｉ’ ＋ Ｔｒ１
’ ｈ ”’は、そのチャネル幅の和が上記第１図の負
荷トランジスタＴｒ１のチャネル幅と同じになる数だけ
設ける。
このような構成において、メモリセルのチャネル幅がは
らつくと、メモリセルと同一プロセスで製造される負荷
トランジスタＴｒ１ ’ ＊ Ｔ ｒ １ ／。
らつくと、メモリセルと同一プロセスで製造される負荷
トランジスタＴｒ１ ’ ＊ Ｔ ｒ １ ／。
・・・もそれぞれ同じたけチャネル幅のほらつきが発生
する。したがって、トランジスタＴｒ１′。
する。したがって、トランジスタＴｒ１′。
Ｔｒ１′、・・・のチャオル幅の和は、第１図に示した
チャネル幅の大きい負向トランジスタＴｒＩＫ：比べて
人きくに化する。上記負荷トランジスタＴ、、／ 、
ＩＩｌ、、／・・・・はそれぞれメモリセルと同じチャ
オ、２１幅に設足したので、メモリセルのチャネル幅の
ほらつきに対応した電α化を供ｔｉでき・データーき込
み４＋性を安定化できる。また、メモリセルのドレイン
電位が異常に上昇してメモリセルの劣化を早める心配も
ない。
チャネル幅の大きい負向トランジスタＴｒＩＫ：比べて
人きくに化する。上記負荷トランジスタＴ、、／ 、
ＩＩｌ、、／・・・・はそれぞれメモリセルと同じチャ
オ、２１幅に設足したので、メモリセルのチャネル幅の
ほらつきに対応した電α化を供ｔｉでき・データーき込
み４＋性を安定化できる。また、メモリセルのドレイン
電位が異常に上昇してメモリセルの劣化を早める心配も
ない。
なお・上記第２図の回路における列線選択用トランジス
タＴｒ２ 、 Ｔｒ２ 、・・・もある意味では負荷ト
ランジスタであり、このトランジスタもチャネル幅の小
さいトランジスタを複数個並列接続して設ければより安
定した書き込み特性が得られる。
タＴｒ２ 、 Ｔｒ２ 、・・・もある意味では負荷ト
ランジスタであり、このトランジスタもチャネル幅の小
さいトランジスタを複数個並列接続して設ければより安
定した書き込み特性が得られる。
この時、チャネル幅の小さいトランジスタを数多く作る
と素子形成面軸が多きくなるため、メモリセルと１司じ
チャネル幅にしなくとも、メモリセルのチャネル幅のば
らつきと負荷トランジスタの導通抵抗の変化とが適当に
マツチングを取れるように、トランジスタＴｒ１′の数
を決めても良い。
と素子形成面軸が多きくなるため、メモリセルと１司じ
チャネル幅にしなくとも、メモリセルのチャネル幅のば
らつきと負荷トランジスタの導通抵抗の変化とが適当に
マツチングを取れるように、トランジスタＴｒ１′の数
を決めても良い。
また、第１図に示す構成において、トランジスタＴｒ１
のドライブ能力を充分大きく設定し、トランジスタＴｒ
２のみを並列接続した複数のトランジスタで構成しても
良いのはもちろんである。
のドライブ能力を充分大きく設定し、トランジスタＴｒ
２のみを並列接続した複数のトランジスタで構成しても
良いのはもちろんである。
発明の詳細
な説明したようにこの発明によれば、メモリセルのチャ
ネル幅にばらつきがあっても安定したデータ書き込み特
性を有する不揮発性半導体メモリが得られる。
ネル幅にばらつきがあっても安定したデータ書き込み特
性を有する不揮発性半導体メモリが得られる。
第１図は従来の不揮発性半導体メモリを示す回路図、第
２図はこの発明の一実施例に係る不揮発性半導体メモリ
の一部を示す回路図である。 Ｔｒｌ ＋ Ｔｒ＋／ ｌ ’ｉ’ｒ２”・）ランノス
タ、ＴＩｊ・・・メモリセル（ＭＯ８型電界効果トラン
ジスタ）。 出願人代理人 弁理士 鈴 江 武 彦−／１ｌ−−
−−−−−−−−−−−−−２８９− １ミ １ 、、−一」
２図はこの発明の一実施例に係る不揮発性半導体メモリ
の一部を示す回路図である。 Ｔｒｌ ＋ Ｔｒ＋／ ｌ ’ｉ’ｒ２”・）ランノス
タ、ＴＩｊ・・・メモリセル（ＭＯ８型電界効果トラン
ジスタ）。 出願人代理人 弁理士 鈴 江 武 彦−／１ｌ−−
−−−−−−−−−−−−−２８９− １ミ １ 、、−一」
Claims (3)
- （１）浮遊ダート構造をしたＭＯ８型電界効米トランジ
スタをメモリセルとする不揮発性半導体メモリにおいて
、メモリセルへのデータ書き込みに使用するトランジス
タの電流供給能力をメモリセルのチャネル幅に対応して
変化せしめる手段を具備することを特徴とする不揮発性
半導体メモリ。 - （２）上記電流供給能力をメモリセルのチャネル幅に対
応して変化せしめる手段は、並列接続された複数の負荷
トランジスタから成ることを特徴とする特許請求の範囲
鮎１項記載の手挿発性半導体メモリ。 - （３） 上記電流供給能力をメモリセルのチャネル幅
に対応して変化せしめる手段は、並列接続された複数の
行選択用トランジスタから成ることを特徴とする特許請
求の範凹第１項８己載の不揮発性半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56194774A JPS5896768A (ja) | 1981-12-03 | 1981-12-03 | 不輝発性半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56194774A JPS5896768A (ja) | 1981-12-03 | 1981-12-03 | 不輝発性半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5896768A true JPS5896768A (ja) | 1983-06-08 |
| JPH0334665B2 JPH0334665B2 (ja) | 1991-05-23 |
Family
ID=16330018
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56194774A Granted JPS5896768A (ja) | 1981-12-03 | 1981-12-03 | 不輝発性半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5896768A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6216264U (ja) * | 1985-07-16 | 1987-01-30 | ||
| US5126808A (en) * | 1989-10-23 | 1992-06-30 | Advanced Micro Devices, Inc. | Flash EEPROM array with paged erase architecture |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5138938A (ja) * | 1974-09-30 | 1976-03-31 | Nippon Electric Co | |
| JPS5182585A (ja) * | 1974-05-11 | 1976-07-20 | Nippon Electric Co |
-
1981
- 1981-12-03 JP JP56194774A patent/JPS5896768A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5182585A (ja) * | 1974-05-11 | 1976-07-20 | Nippon Electric Co | |
| JPS5138938A (ja) * | 1974-09-30 | 1976-03-31 | Nippon Electric Co |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6216264U (ja) * | 1985-07-16 | 1987-01-30 | ||
| US5126808A (en) * | 1989-10-23 | 1992-06-30 | Advanced Micro Devices, Inc. | Flash EEPROM array with paged erase architecture |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0334665B2 (ja) | 1991-05-23 |
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