JPH0334665B2 - - Google Patents
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- Publication number
- JPH0334665B2 JPH0334665B2 JP56194774A JP19477481A JPH0334665B2 JP H0334665 B2 JPH0334665 B2 JP H0334665B2 JP 56194774 A JP56194774 A JP 56194774A JP 19477481 A JP19477481 A JP 19477481A JP H0334665 B2 JPH0334665 B2 JP H0334665B2
- Authority
- JP
- Japan
- Prior art keywords
- memory cell
- channel width
- transistors
- memory
- drain
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Landscapes
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Description
【発明の詳細な説明】
発明の技術分野
この発明は、浮遊ゲート構造をしたMOS型電
界効果トランジスタ（MOS FET）をメモリセ
ルとする不揮発性半導体メモリに関する。
界効果トランジスタ（MOS FET）をメモリセ
ルとする不揮発性半導体メモリに関する。
発明の技術的背景
従来、不揮発性半導体メモリは第１図に示すよ
うに構成されている。すなわち、マトリクス状に
配列された浮遊ゲート構造のMOS FET群１１
の所定のメモリセルを、列デコーダ（図示しな
い）の出力C1，C2，…および行デコーダ（図示
しない）の出力CG1，CG2…により選択し、書き
込みデータ信号Ｄにより負荷トランジスタTr1を
スイツチング制御して電源VP電圧を供給し、選
択されたメモリセルに情報を書き込むように構成
されている。
うに構成されている。すなわち、マトリクス状に
配列された浮遊ゲート構造のMOS FET群１１
の所定のメモリセルを、列デコーダ（図示しな
い）の出力C1，C2，…および行デコーダ（図示
しない）の出力CG1，CG2…により選択し、書き
込みデータ信号Ｄにより負荷トランジスタTr1を
スイツチング制御して電源VP電圧を供給し、選
択されたメモリセルに情報を書き込むように構成
されている。
このような構成において、メモリセルへのデー
タ書き込み時には、信号CG，Ｃ，Ｄおよび電源
VP電圧が例えば25Vに設定されることで選択さ
れたメモリセルに電流が流れ、この電流によつて
ドレイン近傍で生ずるインパクト電離により、浮
遊ゲートに電子が注入される。このようなメモリ
では、メモリセルのゲート、ドレインの電位が書
き込み特性に大きく関係する。すなわち、この電
位が高いほど短時間でより多くの電子を浮遊ゲー
トに注入できる。
タ書き込み時には、信号CG，Ｃ，Ｄおよび電源
VP電圧が例えば25Vに設定されることで選択さ
れたメモリセルに電流が流れ、この電流によつて
ドレイン近傍で生ずるインパクト電離により、浮
遊ゲートに電子が注入される。このようなメモリ
では、メモリセルのゲート、ドレインの電位が書
き込み特性に大きく関係する。すなわち、この電
位が高いほど短時間でより多くの電子を浮遊ゲー
トに注入できる。
しかし、メモリセルのドレイン電圧を上昇させ
るため、トランジスタTr1，Tr2導通抵抗を小さ
くするとメモリセルが破壊されてしまう恐れもあ
るため、これらのトランジスタは上述したことを
考慮した上で適宜設計される。
るため、トランジスタTr1，Tr2導通抵抗を小さ
くするとメモリセルが破壊されてしまう恐れもあ
るため、これらのトランジスタは上述したことを
考慮した上で適宜設計される。
背景技術の問題点
ところで、近年、メモリ容量の増大とともにメ
モリサイズが縮小されて来ており、このため、メ
モリセルのチヤネル幅のばらつき、例えばエツチ
ング時における各ウエハ毎のチヤネル幅の製造ば
らつきによつて、メモリセルに流れる電流が大き
く変化し、これに対応してデータ書き込み時のド
レイン電圧が大きく変化するため、データ書き込
み量およびデータ書き込み時間がメモリセルのチ
ヤネル幅に大きく依存する。これは、トランジス
タTr1，Tr2のチヤネル幅を大きく取つているた
め、ドライブ能力が充分大きく、メモリセルのチ
ヤネル幅がばらついても負荷トランジスタとして
の電流供給能力は変化せずほぼ一定のためであ
る。つまり、チヤネル幅の製造ばらつきは、チヤ
ネル幅の大小にかかわらず同じ幅のばらつき、例
えばW1＋ΔW、W2＋ΔW（ΔWはチヤネル幅のば
らつき；W1≫W2）、になるため、チヤネル幅が
狭くなるほど、そのチヤネル幅の変化割合は大き
くなり、そこに流れる電流もチヤネル幅に応じて
かわるためチヤネル幅が狭い程、各ウエハ毎にお
いて、電流もばらつくことになる。よつてメモリ
のドレイン電圧は、メモリセルに流れる電流とト
ランジスタTr1，Tr2に流れる電流の比によつて
決まるため、メモリセルに流れる電流がばらつけ
ば、そのドレイン電圧が大きく変化することにな
る。
モリサイズが縮小されて来ており、このため、メ
モリセルのチヤネル幅のばらつき、例えばエツチ
ング時における各ウエハ毎のチヤネル幅の製造ば
らつきによつて、メモリセルに流れる電流が大き
く変化し、これに対応してデータ書き込み時のド
レイン電圧が大きく変化するため、データ書き込
み量およびデータ書き込み時間がメモリセルのチ
ヤネル幅に大きく依存する。これは、トランジス
タTr1，Tr2のチヤネル幅を大きく取つているた
め、ドライブ能力が充分大きく、メモリセルのチ
ヤネル幅がばらついても負荷トランジスタとして
の電流供給能力は変化せずほぼ一定のためであ
る。つまり、チヤネル幅の製造ばらつきは、チヤ
ネル幅の大小にかかわらず同じ幅のばらつき、例
えばW1＋ΔW、W2＋ΔW（ΔWはチヤネル幅のば
らつき；W1≫W2）、になるため、チヤネル幅が
狭くなるほど、そのチヤネル幅の変化割合は大き
くなり、そこに流れる電流もチヤネル幅に応じて
かわるためチヤネル幅が狭い程、各ウエハ毎にお
いて、電流もばらつくことになる。よつてメモリ
のドレイン電圧は、メモリセルに流れる電流とト
ランジスタTr1，Tr2に流れる電流の比によつて
決まるため、メモリセルに流れる電流がばらつけ
ば、そのドレイン電圧が大きく変化することにな
る。
発明の目的
この発明は上記のような事情に鑑みてなされた
もので、その目的とするところは、メモリセルの
チヤネル幅にばらつきがあつても安定したデータ
書き込み特性が得られる不揮発性半導体メモリを
提供することである。
もので、その目的とするところは、メモリセルの
チヤネル幅にばらつきがあつても安定したデータ
書き込み特性が得られる不揮発性半導体メモリを
提供することである。
発明の概要
すなわち、この発明においては、第１図に示す
ような浮遊ゲート構造をしたMOS FETをメモ
リセルとする不揮発性半導体メモリにおいて、負
荷トランジスタTr1としてメモリセルと同じチヤ
ネル幅を有する複数のトランジスタを並列接続し
て設けることにより、メモリセルのチヤネル幅の
製造ばらつきに対応して負荷トランジスタの電流
供給能力を変化させるように構成したものであ
る。
ような浮遊ゲート構造をしたMOS FETをメモ
リセルとする不揮発性半導体メモリにおいて、負
荷トランジスタTr1としてメモリセルと同じチヤ
ネル幅を有する複数のトランジスタを並列接続し
て設けることにより、メモリセルのチヤネル幅の
製造ばらつきに対応して負荷トランジスタの電流
供給能力を変化させるように構成したものであ
る。
発明の実施例
以下、この発明の一実施例について図面を参照
して説明する。
して説明する。
第２図はその示すもので、第１図における負荷
トランジスタTr1の代わりに、メモリセルと同じ
チヤネル幅を有するトランジスタTr1′，Tr1′…
を複数個並列接続したものである。図において
は、選択されたメモリセルTijのみ示している。
上記トランジスタTr1′，Tr1′，…は、そのチヤ
ネル幅の和が上記第１図の負荷トランジスタTr1
のチヤネル幅と同じになる数だけ設ける。
トランジスタTr1の代わりに、メモリセルと同じ
チヤネル幅を有するトランジスタTr1′，Tr1′…
を複数個並列接続したものである。図において
は、選択されたメモリセルTijのみ示している。
上記トランジスタTr1′，Tr1′，…は、そのチヤ
ネル幅の和が上記第１図の負荷トランジスタTr1
のチヤネル幅と同じになる数だけ設ける。
このような構成において、メモリセルのチヤネ
ル幅がばらつくと、メモリセルと同一プロセスで
製造される負荷トランジスタTr1′，Tr1′，…も
それぞれ同じだけチヤネル幅のばらつきが発生す
る。したがつて、トランジスタTr1′，Tr1′，…
のチヤネル幅の和は、第１図に示したチヤネル幅
の大きい負荷トランジスタTr1に比べて大きく変
化する。上記負荷トランジスタTr1′，Tr1′，…
はそれぞれメモリセルと同じチヤネル幅に設定し
たので、メモリセルのチヤネル幅のばらつきに対
応した電流を供給でき、データ書き込み特性を安
定化できる。また、メモリセルのドレイン電位が
異常に上昇してメモリセルの劣化を早める心配も
ない。
ル幅がばらつくと、メモリセルと同一プロセスで
製造される負荷トランジスタTr1′，Tr1′，…も
それぞれ同じだけチヤネル幅のばらつきが発生す
る。したがつて、トランジスタTr1′，Tr1′，…
のチヤネル幅の和は、第１図に示したチヤネル幅
の大きい負荷トランジスタTr1に比べて大きく変
化する。上記負荷トランジスタTr1′，Tr1′，…
はそれぞれメモリセルと同じチヤネル幅に設定し
たので、メモリセルのチヤネル幅のばらつきに対
応した電流を供給でき、データ書き込み特性を安
定化できる。また、メモリセルのドレイン電位が
異常に上昇してメモリセルの劣化を早める心配も
ない。
なお、上記第２図の回路における列線選択用ト
ランジスタTr2，Tr2，…もある意味では負荷ト
ランジスタであり、このトランジスタもチヤネル
幅の小さいトランジスタを被数個並列接続して設
ければより安定した書き込み特性が得られる。
ランジスタTr2，Tr2，…もある意味では負荷ト
ランジスタであり、このトランジスタもチヤネル
幅の小さいトランジスタを被数個並列接続して設
ければより安定した書き込み特性が得られる。
この時、チヤネル幅の小さいトランジスタを数
多く作ると素子形成面積が多きくなるため、メモ
リセルと同じチヤネル幅にしなくとも、メモリセ
ルのチヤネル幅のばらつきと負荷トランジスタの
導通抵抗の変化とが適当にマツチングを取れるよ
うに、トランジスタTr1′の数を決めても良い。
多く作ると素子形成面積が多きくなるため、メモ
リセルと同じチヤネル幅にしなくとも、メモリセ
ルのチヤネル幅のばらつきと負荷トランジスタの
導通抵抗の変化とが適当にマツチングを取れるよ
うに、トランジスタTr1′の数を決めても良い。
また、第１図に示す構成において、トランジス
タTr1のドライブ能力を充分大きく設定し、トラ
ンジスタTr2のみを並列接続した複数のトランジ
スタで構成しても良いのはもちろんである。
タTr1のドライブ能力を充分大きく設定し、トラ
ンジスタTr2のみを並列接続した複数のトランジ
スタで構成しても良いのはもちろんである。
発明の効果
以上説明したようにこの発明によれば、メモリ
セルのチヤネル幅にばらつきがあつても安定した
データ書き込み特性を有する不揮発性半導体メモ
リが得られる。
セルのチヤネル幅にばらつきがあつても安定した
データ書き込み特性を有する不揮発性半導体メモ
リが得られる。
第１図は従来の不揮発性半導体メモリを示す回
路図、第２図はこの発明の一実施例に係る不揮発
性半導体メモリの一部を示す回路図である。 Tr1，Tr1′，Tr2……トランジスタ、Tij……メ
モリセル（MOS型電界効果トランジスタ）。
路図、第２図はこの発明の一実施例に係る不揮発
性半導体メモリの一部を示す回路図である。 Tr1，Tr1′，Tr2……トランジスタ、Tij……メ
モリセル（MOS型電界効果トランジスタ）。
Claims (1)
- １ 基準電位に接続されたソースと、ドレインと
を有する浮遊ゲート構造をしたMOS FETから
なるメモリセルと、このメモリセルのドレインに
ソースが接続され、電源にドレインが接続され、
ゲートが書き込みデータ信号により制御されるお
互いに並列接続されたデータ書き込み用の複数個
の負荷トランジスタを具備したことを特徴とする
不揮発性半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56194774A JPS5896768A (ja) | 1981-12-03 | 1981-12-03 | 不輝発性半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56194774A JPS5896768A (ja) | 1981-12-03 | 1981-12-03 | 不輝発性半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5896768A JPS5896768A (ja) | 1983-06-08 |
| JPH0334665B2 true JPH0334665B2 (ja) | 1991-05-23 |
Family
ID=16330018
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56194774A Granted JPS5896768A (ja) | 1981-12-03 | 1981-12-03 | 不輝発性半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5896768A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6216264U (ja) * | 1985-07-16 | 1987-01-30 | ||
| US5126808A (en) * | 1989-10-23 | 1992-06-30 | Advanced Micro Devices, Inc. | Flash EEPROM array with paged erase architecture |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57667B2 (ja) * | 1974-05-11 | 1982-01-07 | ||
| JPS5747515B2 (ja) * | 1974-09-30 | 1982-10-09 |
-
1981
- 1981-12-03 JP JP56194774A patent/JPS5896768A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5896768A (ja) | 1983-06-08 |
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