JPS5897740A - デ−タ変換方式 - Google Patents
デ−タ変換方式Info
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- JPS5897740A JPS5897740A JP19613881A JP19613881A JPS5897740A JP S5897740 A JPS5897740 A JP S5897740A JP 19613881 A JP19613881 A JP 19613881A JP 19613881 A JP19613881 A JP 19613881A JP S5897740 A JPS5897740 A JP S5897740A
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- 238000006243 chemical reaction Methods 0.000 claims abstract description 13
- 238000013500 data storage Methods 0.000 claims description 17
- 238000000034 method Methods 0.000 claims description 10
- 238000012545 processing Methods 0.000 abstract description 16
- 230000004075 alteration Effects 0.000 abstract 1
- 238000004891 communication Methods 0.000 description 7
- 238000012423 maintenance Methods 0.000 description 7
- 238000010586 diagram Methods 0.000 description 2
- 230000010365 information processing Effects 0.000 description 2
- 241000283973 Oryctolagus cuniculus Species 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
- 230000029058 respiratory gaseous exchange Effects 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M9/00—Parallel/series conversion or vice versa
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Devices For Executing Special Programs (AREA)
- Communication Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はデータ変換方式に関する。
語（ワード）を構成する各桁（ビット）が並列して処理
されかつワードが複数回直列して処理されるような二次
元的構造のビット並列ワード直列データは情報処理分野
において極めて一般的なデータ形式である。一方、デー
タを構成する各ビ。
されかつワードが複数回直列して処理されるような二次
元的構造のビット並列ワード直列データは情報処理分野
において極めて一般的なデータ形式である。一方、デー
タを構成する各ビ。
トが１ビツトづつ直列して処理される一次元的構造のビ
ット直列データは、たとえばデータ通信回線上のデータ
に代表されるごとく、データを搬送するインタフェース
線を少数化する目的で採用されるデータ形式である。
ット直列データは、たとえばデータ通信回線上のデータ
に代表されるごとく、データを搬送するインタフェース
線を少数化する目的で採用されるデータ形式である。
ビット直列データを処理する機器ｔビット並列ワード直
列データを処理するＭＡ！へ接続する場合等のように、
ビット直列データ形式によるデータ処理の次に、ビット
並列ワード直列データ形式によるデータ処理を行なう必
要がある場合には、ビン、ト直列データをビット並列ワ
ード直列データにデータ変換する必要が生じる。
列データを処理するＭＡ！へ接続する場合等のように、
ビット直列データ形式によるデータ処理の次に、ビット
並列ワード直列データ形式によるデータ処理を行なう必
要がある場合には、ビン、ト直列データをビット並列ワ
ード直列データにデータ変換する必要が生じる。
従来のこの種のデータ変換方式は、シフトレジスタｔｃ
１ビットづつをワードを構成するビット数回入力した後
、ビット並列ワード直列データを処理するビット並列処
理装置へ前記シフトレジスタが保持する１ワードを転送
する動作をワード数回繰）返している。
１ビットづつをワードを構成するビット数回入力した後
、ビット並列ワード直列データを処理するビット並列処
理装置へ前記シフトレジスタが保持する１ワードを転送
する動作をワード数回繰）返している。
ところで、シフトレジスタとビット並列逃理装置との間
に、データ定義、すなわち、ビット配列の順序性の一致
が無い場合がある。たとえば、シフトレジスタにおいて
は前記ビット並列処理装置以外のシフトレジスタへの接
続装置のハードウェア構成上の便宜さによ）、制御情報
とこれによ〕制御を受けるデータそれぞれが複数群をな
しかつ該−２種の群が入〕混っているようなビット配列
になっているのに対して、ビット並列処理装置において
は前徴２種の群はそれぞれが集中するようなビット配列
になっている場合が多い。
に、データ定義、すなわち、ビット配列の順序性の一致
が無い場合がある。たとえば、シフトレジスタにおいて
は前記ビット並列処理装置以外のシフトレジスタへの接
続装置のハードウェア構成上の便宜さによ）、制御情報
とこれによ〕制御を受けるデータそれぞれが複数群をな
しかつ該−２種の群が入〕混っているようなビット配列
になっているのに対して、ビット並列処理装置において
は前徴２種の群はそれぞれが集中するようなビット配列
になっている場合が多い。
このような場合には、従来のデータ変換方式では、ビッ
ト並列処理装置がシフトレジスタにおけるデータ定義の
まま入力したビット並列ワード直列データを、ビット並
列処理装置におけるデータ定義に、プログラムによ〕変
換しているため、プログラムの複雑化およびシステム処
理速度の低下を招くという欠点がある。
ト並列処理装置がシフトレジスタにおけるデータ定義の
まま入力したビット並列ワード直列データを、ビット並
列処理装置におけるデータ定義に、プログラムによ〕変
換しているため、プログラムの複雑化およびシステム処
理速度の低下を招くという欠点がある。
本発明の目的はプログラムを簡単化しかつシステム処理
速度を向上させるデータ変換方式を提供することにある
。
速度を向上させるデータ変換方式を提供することにある
。
本発明の方式は入力されｔビ、ト直列データをビット並
列ワード直列データに変換して出力するデータ変換方式
において、前記変換後のど、ト直列データを格納するデ
ータ格納手段と、前記ビ。
列ワード直列データに変換して出力するデータ変換方式
において、前記変換後のど、ト直列データを格納するデ
ータ格納手段と、前記ビ。
ト直列データの格納位置を指定するためのアドレス情報
があらかじめ格納されているアドレス情報格納手段と、
前記データ格納手段への前記ビット直列データの格納時
に前記アドレス情報格納手段から読み出される前記アド
レス情報を保持するレジスタとを設け、前記レジスタに
読み出されてくる前記アドレス情報を前記アドレス情報
格納手段からの次のアドレス情報読出し用アドレスとし
て使用も、前記レジスタに保持される前記アドレス情報
に基づ込て前記データ格納手段へｌビ、トづつを書き込
むことによ）前記ビット直列データを格納したあと、前
記データ格納手段を読み出して前記ビット並列ワード直
列データを出方するようにしている。
があらかじめ格納されているアドレス情報格納手段と、
前記データ格納手段への前記ビット直列データの格納時
に前記アドレス情報格納手段から読み出される前記アド
レス情報を保持するレジスタとを設け、前記レジスタに
読み出されてくる前記アドレス情報を前記アドレス情報
格納手段からの次のアドレス情報読出し用アドレスとし
て使用も、前記レジスタに保持される前記アドレス情報
に基づ込て前記データ格納手段へｌビ、トづつを書き込
むことによ）前記ビット直列データを格納したあと、前
記データ格納手段を読み出して前記ビット並列ワード直
列データを出方するようにしている。
次に本発明について図面を参照して詳細に説明する。
第１図は本発明の一実施例および纂２図は本実施例の適
用例をそれぞれ示す。
用例をそれぞれ示す。
第１図を参照すると、本実施例はデータ格納手段である
デ１タ記憶回路１と、アドレス情報格納手段であるアド
レス記憶回路２と、レジスタ３と、切替回路４と、選択
回路５と、シフトレジスタ４０と、−ビット並列処理装
置であるアダプタ１０とを含んでいる。
デ１タ記憶回路１と、アドレス情報格納手段であるアド
レス記憶回路２と、レジスタ３と、切替回路４と、選択
回路５と、シフトレジスタ４０と、−ビット並列処理装
置であるアダプタ１０とを含んでいる。
籐−２図を参照すると、本適用例は２つの論理装置５０
，５１と、２つのシフトレジスタ４０．４１と、２つの
保守盤３０．３１と、２つのデータ変換装置２０．２１
と、２つのアダプタ１０．１１と、４組の接続線７１，
７０，６１．６０と、３本のインタフェース線３００，
２０１，２００と、データ通信回線１００とから構成さ
れている。
，５１と、２つのシフトレジスタ４０．４１と、２つの
保守盤３０．３１と、２つのデータ変換装置２０．２１
と、２つのアダプタ１０．１１と、４組の接続線７１，
７０，６１．６０と、３本のインタフェース線３００，
２０１，２００と、データ通信回線１００とから構成さ
れている。
論理装置５０と５１はそれぞれ保守盤３ｏと３１へそれ
ぞれシフトレジスタ４０と４１、接続線７゜と７１およ
び６０と６１を介してそれぞれ論理装置５０と５１の内
部信号を送出するようになっている。論理装置５０、シ
フトレジスタ４ｏおよびされているため、接続線６０，
７０，６１および７１は短くかつ多くすることができ、
これらの接続線は複数ビットを並列して転送している。
ぞれシフトレジスタ４０と４１、接続線７゜と７１およ
び６０と６１を介してそれぞれ論理装置５０と５１の内
部信号を送出するようになっている。論理装置５０、シ
フトレジスタ４ｏおよびされているため、接続線６０，
７０，６１および７１は短くかつ多くすることができ、
これらの接続線は複数ビットを並列して転送している。
通常はこのようにして、論理装［５０および５１はそれ
ぞれ保守盤３０および３１へ保守用の内部信号を送出し
ているが、データ通信回線１００ｔ−経由して遠隔地へ
内部信号を送出することもてきる、＃に、データ通信に
よる情報処理の普及にょ）このような遠隔保守の領置が
高まってきている。
ぞれ保守盤３０および３１へ保守用の内部信号を送出し
ているが、データ通信回線１００ｔ−経由して遠隔地へ
内部信号を送出することもてきる、＃に、データ通信に
よる情報処理の普及にょ）このような遠隔保守の領置が
高まってきている。
論塩装雪５０または５１からそれぞれシフトレジスタ４
ｏまたは４１と、データ変換装置２０または２１を経由
してそれぞれアダプタ１ｏまたは１１へ送られてくる内
部信号は、データ通信回線１００を介して接続される遠
隔地の端末装置に対して、保守盤３０または３１へ供給
される内部信号に＠似した内部信号にアダプタ１０また
は１１において変換されるが、この変換処理はビット並
列に行なわれる。アダプタ１０と１１との間は、る几め
、インタフェース線３００はビット直列デンビ、−タ室
やユーザの職場に設置されるが、アダプタｌＯおよび１
１はデータ通信回［１１００や列データを搬送するよう
Ｋなっている。
ｏまたは４１と、データ変換装置２０または２１を経由
してそれぞれアダプタ１ｏまたは１１へ送られてくる内
部信号は、データ通信回線１００を介して接続される遠
隔地の端末装置に対して、保守盤３０または３１へ供給
される内部信号に＠似した内部信号にアダプタ１０また
は１１において変換されるが、この変換処理はビット並
列に行なわれる。アダプタ１０と１１との間は、る几め
、インタフェース線３００はビット直列デンビ、−タ室
やユーザの職場に設置されるが、アダプタｌＯおよび１
１はデータ通信回［１１００や列データを搬送するよう
Ｋなっている。
データ変換装置２ｏと２１は、それぞれインタフェース
線２００と２０１上のビット直列データをそれぞれアダ
プタ１ｏと１１におけるビット並列ワード直列デーｌに
変換するようく動作する。
線２００と２０１上のビット直列データをそれぞれアダ
プタ１ｏと１１におけるビット並列ワード直列デーｌに
変換するようく動作する。
ところが、インタフェースｌ１２００と２０１上のビッ
ト直列データのデータ定義はそれぞれシフトレジスタ４
０と４１におけるデータのデータ定義と合致しているが
、このデータ定義はアダプタ１０と１１におけるビット
並列ワード直列データのデータ定義とは異なっている。
ト直列データのデータ定義はそれぞれシフトレジスタ４
０と４１におけるデータのデータ定義と合致しているが
、このデータ定義はアダプタ１０と１１におけるビット
並列ワード直列データのデータ定義とは異なっている。
したがって、データ変換装置２０と２１はデータ形式と
データ定義両方の変換を行なう必要がある。
データ定義両方の変換を行なう必要がある。
再び第１図を参照すると、アドレス記憶回路２はデータ
記憶回路１のビット位置とワード位置とを指定するアド
レス情報が、シフトレジスタ４゜から入力されるビット
直列データＳＤのビット数分だけ、最終的に出方させた
いビット並列ワード直列データＦＤのビット順列になる
ように、予め書き込まれ、たとえば挽出し専用メモリ等
で構成される。
記憶回路１のビット位置とワード位置とを指定するアド
レス情報が、シフトレジスタ４゜から入力されるビット
直列データＳＤのビット数分だけ、最終的に出方させた
いビット並列ワード直列データＦＤのビット順列になる
ように、予め書き込まれ、たとえば挽出し専用メモリ等
で構成される。
レジスタ３にはビット直列データＳＤの先頭ビット１格
納すべきアドレス情報が初期設定されるようになってい
る。
納すべきアドレス情報が初期設定されるようになってい
る。
切替回路４はまずレジスタ３が保持するアドレス情報の
うちのワードＷＷを受は入れてデータ記憶回路１へ供給
し、選択回路５はレジスタ３が保持するアドレス情報の
うちのど、トＷＢｔ−データ記憶回路１へ供給する。こ
れらのワードＷＷとビットＷＢとで特定されるデータ記
憶回路１の位置へ、シフトレジスタ４０から送られてく
るビット直列データＳＤのうちの１ビ、トが格納される
。
うちのワードＷＷを受は入れてデータ記憶回路１へ供給
し、選択回路５はレジスタ３が保持するアドレス情報の
うちのど、トＷＢｔ−データ記憶回路１へ供給する。こ
れらのワードＷＷとビットＷＢとで特定されるデータ記
憶回路１の位置へ、シフトレジスタ４０から送られてく
るビット直列データＳＤのうちの１ビ、トが格納される
。
レジスタ３の保持するワードＷＷおよびビットＷＢはア
ドレス記憶回路２へも供給されて、アドレス記憶回路２
から次のアドレス情報全レジスタ３へ読み出すためのア
ドレスＷＡ（＝ＷＷ＋ＷＢ）として使用される。
ドレス記憶回路２へも供給されて、アドレス記憶回路２
から次のアドレス情報全レジスタ３へ読み出すためのア
ドレスＷＡ（＝ＷＷ＋ＷＢ）として使用される。
このようにして、アドレス記憶回路２ｔ−ビット直列デ
ータ８Ｄのビット数回だけ読み出してビット直列データ
８Ｄｉデータ記憶回路ｌに格納した後に、切替回路４は
アダプタ１０から供給されるワードＲＷｔ−受は入れて
データ記憶回路ｌへ供給するように動作する。データ記
憶回路１からはこのワードＲＷにより指定されるワード
位置からビット並列ワード直列データＦＤのうちの１ワ
一ド分がビット並列処理装置へ読み出されていく。
ータ８Ｄのビット数回だけ読み出してビット直列データ
８Ｄｉデータ記憶回路ｌに格納した後に、切替回路４は
アダプタ１０から供給されるワードＲＷｔ−受は入れて
データ記憶回路ｌへ供給するように動作する。データ記
憶回路１からはこのワードＲＷにより指定されるワード
位置からビット並列ワード直列データＦＤのうちの１ワ
一ド分がビット並列処理装置へ読み出されていく。
第３図は本実施例の動作をより具体的に説明する九めの
図であり、レジスタ３にアドレス情報［６Ｉが初期設定
されていれば、シフトレジスタ４０から入力されるデー
タ定義ｒＧｃＨＡＦＤＢＥＪｔ有するビット直列データ
からデータ定義「ＡＢｃＤＥＦＧＨＪを有するビット並
列ワード直列データＰＤｔ−出力させることができるこ
とがわかる。
図であり、レジスタ３にアドレス情報［６Ｉが初期設定
されていれば、シフトレジスタ４０から入力されるデー
タ定義ｒＧｃＨＡＦＤＢＥＪｔ有するビット直列データ
からデータ定義「ＡＢｃＤＥＦＧＨＪを有するビット並
列ワード直列データＰＤｔ−出力させることができるこ
とがわかる。
本発明によれば、データ定義の変］［ラビット並列処理
装置におけるプログラムによ〕行なうことによ〕、ビッ
ト直列データをデータ定義の異なるビット並列ワード直
列データに変換する代シに、以上のような構成を採用す
ることによシ、前記データ定義変更用プログラムを不要
化し得る九め１プログラムを簡単化しかつシステム処理
速度を向上させることができる。
装置におけるプログラムによ〕行なうことによ〕、ビッ
ト直列データをデータ定義の異なるビット並列ワード直
列データに変換する代シに、以上のような構成を採用す
ることによシ、前記データ定義変更用プログラムを不要
化し得る九め１プログラムを簡単化しかつシステム処理
速度を向上させることができる。
第１図は本発明の一実施例、第２図は本実施例の適用例
および第３図は本実施例を説明するための図である。 図において、 １・・・・・・データ記憶回路、２・・・・・・アドレ
ス記憶回路、３・・・・・・レジスタ、４・・・・・・
切替回路、５・・・・・・選択回路、１０．１１・・・
・・・アダプタ、２０．２１・・・・・・データ変換装
置、３０．３１・・・・・・保守盤、４０゜４１・・・
・・・シフトレジスタ、５０．５１・・・・・・論理装
置、６０，６１，７０．７１・・・・・・接続線、１０
０・・・・・・データ通信回線、２００，２０１，３０
０・・・・・・インタフェース線、ＷＷ、ＲＷ・・・・
・・ワード、ＷＢ・・・・・・ビット、Ｗ人・・・・・
・アドレス、ＰＤ・・・・・・ビ、ト並列ワード直列デ
ータ、８Ｄ・・・・・・ビット直列第１図 第２図 アドルス データｔと・１１０２各のｒ勾容 アト
□レス記（・息回ｒ番り内容ＯＡ ５ １ Ｂ
４２ Ｃ７ ３Ｄ １４
Ｅ ６ Ｓ Ｆ
３６ （ｒ
２７ ＨＱ 第３図
および第３図は本実施例を説明するための図である。 図において、 １・・・・・・データ記憶回路、２・・・・・・アドレ
ス記憶回路、３・・・・・・レジスタ、４・・・・・・
切替回路、５・・・・・・選択回路、１０．１１・・・
・・・アダプタ、２０．２１・・・・・・データ変換装
置、３０．３１・・・・・・保守盤、４０゜４１・・・
・・・シフトレジスタ、５０．５１・・・・・・論理装
置、６０，６１，７０．７１・・・・・・接続線、１０
０・・・・・・データ通信回線、２００，２０１，３０
０・・・・・・インタフェース線、ＷＷ、ＲＷ・・・・
・・ワード、ＷＢ・・・・・・ビット、Ｗ人・・・・・
・アドレス、ＰＤ・・・・・・ビ、ト並列ワード直列デ
ータ、８Ｄ・・・・・・ビット直列第１図 第２図 アドルス データｔと・１１０２各のｒ勾容 アト
□レス記（・息回ｒ番り内容ＯＡ ５ １ Ｂ
４２ Ｃ７ ３Ｄ １４
Ｅ ６ Ｓ Ｆ
３６ （ｒ
２７ ＨＱ 第３図
Claims (1)
- 入力されたビット直列データをビット並列ワード直列デ
ータに変換して出力するデータ変換方式において、前記
変換後のビット直列データを格納するデータ格納手段と
、前記ビット直列データの格納位置を指定するためのア
ドレス情報があらかじめ格納されているアドレス情報格
納手段と、前記データ格納手段への前記ビット直列デー
タの格納時に前記アドレス情報格納手段から読み出され
る前記アドレス情報を保持するレジスタと會設け、前記
レジスタに読み出されてくる前記アドレス情報を前記ア
ドレス情報格納手段からの次のアドレス情報読出し用ア
ドレスとして使用し、前記レジスタに保持される前記ア
ドレス情報に基づいて前記デー夫格納手段へ１ビ、トづ
つを書き込むことにより前記ビット直列データを格納し
たあと、前記データ格納手段ヲ読み出して前記ビット並
列ワード直列データを出力するようにし几ことｔ−特徴
とするデータ変換方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19613881A JPS5897740A (ja) | 1981-12-04 | 1981-12-04 | デ−タ変換方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19613881A JPS5897740A (ja) | 1981-12-04 | 1981-12-04 | デ−タ変換方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5897740A true JPS5897740A (ja) | 1983-06-10 |
| JPS6252893B2 JPS6252893B2 (ja) | 1987-11-07 |
Family
ID=16352859
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19613881A Granted JPS5897740A (ja) | 1981-12-04 | 1981-12-04 | デ−タ変換方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5897740A (ja) |
-
1981
- 1981-12-04 JP JP19613881A patent/JPS5897740A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6252893B2 (ja) | 1987-11-07 |
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