JPS62102626A - デ−タ変換装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はデータ変換装置に関する。特に、入力されたビ
ット直列データをビ・ノド並列ワード直列データに変換
して出力するデータ変換装置に関する。

〔概要〕

本発明は、入力されたビ・ノド直列データをビ・ノド並
列ワード直列データに変換するデータ変換装置において
、 入力されたビット直列データを、ビ・ノド並列ワード直
列データとして出力できるようにデータ記憶装置に格納
することにより、 ビット並列処理装置でのプログラム処理によるデータ変
換を不要にし、ビット並列処理装置の効率を高めるもの
である。

〔従来の技術〕

ビット並列ワード直列データは、ワードを構成する各ビ
ットが並列して処理され、各ワードが複数回にわたって
直列して処理されるような二次元的構造をもち、情報処
理分野において極めて一般的なデータ形式である。一方
、ビット直列データは、データを構成する各ビットが１
ビツトずつ直列して処理されるような一次元的構造をも
ち、例えばデータ通信回線上のデータに代表されるよう
に、データを搬送するインタフェース信号線の数を減す
る目的で採用されているデータ形式である。

ビット直列データを処理する機器をビット並列ワード直
列データを処理する機器へ接続する場合等のように、ビ
ット直列データ形式によるデータ処理の次にビット並列
ワード直列データ形式によるデータ処理を行う必要があ
る場合には、ビット直列データをビット並列データに変
換する必要が生じる。このようなデータ変換を行うため
、従来のデータ変換装置は、シフトレジスタにワードを
構成するビットをｌビットずつ入力した後、ビット並列
ワード直列データを処理するビット並列処理装置へ、前
記シフトレジスタが保持する１ワードを転送していた。

〔発明が解決しようとする問題点〕

しかし、従来のデータ変換装置では、シフトレジスタと
ビット並列処理装置との間にデータ定義、すなわちビッ
ト配列の順序性の一致がない場合に問題がある。例えば
、ビット並列処理装置以外のシフトレジスタに接続され
る装置では、ハードウェア構成上の便宜さにより、制御
情報とこれにより制御を受けるデータとがそれぞれ複数
群をなし、かつこれらの２種の群が入り混じっているよ
うなビット配列のデータを処理する構成であり、これに
対して、ビット並列処理装置は２種の群がそれぞれ集中
するようなビット配列のデータを処理する構成である場
合が多い。

このような場合には、従来のデータ変換装置では、ビッ
ト並列処理装置が、シフトレジスタにおけるデータ定義
のまま入力したビット並列ワード直列データを、このビ
ット並列処理装置におけるデータ定義にプログラムによ
り変換している。このため、プログラムの複雑化および
処理速度の低下を招く欠点がある。

本発明は、以上の問題点を解決し、ビット直列データを
、ビット並列処理装置におけるデータ定義に変換する必
要のないビット並列ワード直列データに変換するデータ
変換装置を提供することを目的とする。

〔問題点を解決するための手段〕

本発明のデータ変換装置は、入力されたビット直列デー
タをビット並列ワード直列データに変換する変換手段を
備えたデータ変換装置において、ビット並列ワード直列
データを格納するデータ記憶回路を備え、上記変換手段
は、上記入力されたビット直列データをビット並列ワー
ド直列データとして記憶するように上記データ記憶回路
の格納位置を指定する位置指定手段を含むことを特徴と
する。

位置指定手段は、データ記憶回路の格納位置を指定する
ためのアドレス情報を格納するアドレス記憶回路と、こ
のアドレス記憶回路に格納されたアドレス情報を順次読
み出すためのカウンタレジスタとを含む。

〔作用〕

本発明のデータ変換装置は、あらかじめアドレス記憶回
路に記憶されているアドレス情報にもとづいて、入力さ
れたピント直列データをビット単位にデータ記憶回路に
格納する。このとき、格納ビット配列を、ピント並列ワ
ード直列に読み出せるようにする。したがって、プログ
ラム等による変換の必要がなく、このデータ変換装置の
出力に接続されるビット並列処理装置の処理効率を高め
ることができる。

〔実施例〕

第１図は本発明実施例データ変換装置およびその周辺装
置のブロック構成図である。

データ変換装置１は、カウンタレジスタ１）、アドレス
記１９回路１２、切替回路１３、選択回路１４およびデ
ータ記憶回路１５を備える。カウンタレジスタ１）はア
ドレス記憶回路１２に接続される。アドレス記憶回路１
２のワードアドレス目出力は、切替回路１３を介してデ
ータ記憶回路１５に接続される。アドレス記憶回路１２
のビットアドレスＷＢ出力は、選択回路１４を介してデ
ータ記憶回路１５に接続される。

データ記憶回路１５は、ビット直列データＳＤ入力端子
がシフトレジスタ２に接続され、ビット並列ワード直列
データＰＤ出力端子がアダプタ３に接続される。アダプ
タ３はビット並列処理装置である。

アダプタ３のワードアドレス四出力端子は、切替回路１
３を介してデータ記憶回路１５に接続される。

シフトレジスタ２から供給されたビット直列データＳＤ
を、ビット並列ワード直列データに変換して格納する動
作について説明する。　　　　′カウンタレジスタＩＩ
は、ｒＯＪから順に「１」だけ増えた値を出力し、この
値をアドレス記憶回路１２に供給する。アドレス記憶回
路１２は、データ記憶回路１５のビット位置とワード位
置とを指定するアドレス情報を格納し、カウンタレジス
タ１）の出力によりビットアドレスＷＢおよびワードア
ドレス四を出力する。ここで、アドレス記憶回路１２は
例えば読出し専用メモリにより構成され、その記憶して
いるアドレス情報は、シフトレジスタ２から入力された
ビット直列データＳＤのビット数分だけを最終的に出力
させたいビット並列ワード直列データＰＤのビット順列
になるように、あらかじめ設定されている。切替回路１
３はワードアドレス四をデータ記憶回路１５に供給する
。選択回路１４はビットアドレス−Ｂをデータ記憶回路
１５に供給する。

この後、切替回路１３は、アダプタ３から供給されるワ
ードアドレス四を受は取り、データ記憶回路１５に供給
する。これにより、データ記憶回路１５のこのワードア
ドレスＲＷにより指定されるワード位置から、ビット並
列ワード直列データＰＤの１ワ一ド分をアダプタ３に出
力する。

第２図は本実施例の利用例を示す。

論理装置２１−１は接続線３１を介してシフトレジスタ
２，１に接続される。シフトレジスタ２−１は、接続線
３３を介して保守盤２２−１に接続され、インタフェー
ス線４１を介してデータ変換装置１−１に接続される。

データ変換装置１−１は、ビット並列ワード直列データ
を処理する構成のアダプタ３−１に接続される。論理装
置２１−２は接続線３２を介してシフトレジスタ２−２
に接続される。シフトレジスタ２−２は、接続線３４を
介して保守盤２２−２に接続され、インタフェース線４
２を介してデータ変換装置１−２に接続される。データ
変換装置１−２は、ビット並列ワード直列データを処理
する構成のアダプタ３−２に接続される。アダプタ３−
１はインタフェース線４３を介してアダプタ３−２に接
続される。アダプタ３−２はデータ通信回！５０に接続
される。

論理装置２１−１は、シフトレジスタ２−１および接続
線３１．３３を介して内部信号を保守盤２２＝１に送出
し、論理装置２１−２は、シフトレジスタ２−２および
接続ｖＡ３２．３４を介して内部信号を保守盤２２−２
に送出する。また、論理装置２１−１．２１−２の内部
信号を、データ変換装置ｌ〜Ｉ　、１−２　、アダプタ
３−１　、３−２およびデータ通信回線５０を利用して
遠隔地に送出し、遠隔保守に利用することができる。

論理装置２１−１、シフトレジスタ２〜１および保守盤
２２−１と、論理装置２１−２、シフトレジスタ２−２
および保守盤２２−２とは、それぞれ同一実装体内に収
容されている。このため、接続線３１．３２．３３およ
び３４は短くすることができ、本数が多くてもそれほど
問題とはならない。したがって、これらの接続線３１．
３２．３３および３４を、複数ビットを並列して転送す
る構成にすることが便利である。

これに対して、アダプタ３−１．３−２は、データ通信
回線５０やインタフェース線４３との接続のために、上
記の実装体とは比較的距離のある場所に設置される。こ
のため、インタフェース＆％　４１．４２を、ビット直
列データを搬送する構成にすることが便利である。

また、アダプタ３−１　とアダプタ３−２との間は、例
えば同一建物内の異なる階や同一工場の異なる建物に配
置され、かなり距離がある。このため、インタフェース
線４３もまたビット直列データを搬送する構成にするこ
とが便利である。

インタフェース線４１４２がビット直列データを搬送す
る構成であり、アダプタ３−１．３−２はピント並列ワ
ード直列データを処理する構成であるため、これらの間
にそれぞれデータ変換装置１−１．１−２を接続し、ビ
ット直列データをビット並列ワード直列データに変換す
る。ここで、インタフェース線４１．４２のビット直列
データのデータ定義は、それぞれシフトレジスタ２−１
．２−２のデータ定義と合致している。しかし、このデ
ータ定義はアダプタ３−１．３−２のビット並列ワード
直列データのデータ定義と異なっている。したがって、
データ変換装置１−１．１−２は、データ形式とデータ
定義との双方を変換する。

〔発明の効果〕

以上説明したように、本発明のデータ変換装置は、ビッ
ト直列データをデータ定義の異なるビット並列ワード直
列データに変換するためのプラグラムの必要がなく、こ
れをハードウェア上で行ってビット並列処理装置のプロ
グラムを簡単化し、全体としての処理速度を向上させる
効果がある。

【図面の簡単な説明】

第１図は本発明実施例データ変換装置およびその周辺装
置のブロック構成図。 第２図は本発明の利用例のブロック構成図。 １．１−１　、ｌ−２・・・データ変換装置、２．２−
１．２−２・・・シフトレジスタ、３．３−１．３−２
・・・アダプタ、１）・・・カウンタレジスタ、１２・
・・アドレス記憶回路、１３・・・切替回路、１４・・
・選択回路、１５・・・データ記憶回路、２１−１．２
１−２・・・論理装置、２２−１．２２−２・・・保守
盤。 特許出願人　日本電気株式会社１．− 代理人　　弁理士　井　出　直　孝、゛実施例 第１図 利用例 第２図

Claims (2)

【特許請求の範囲】
1. （１）入力されたビット直列データをビット並列ワード
   直列データに変換する変換手段を備えたデータ変換装置
   において、 ビット並列ワード直列データを格納するデータ記憶回路
   を備え、 上記変換手段は、上記入力されたビット直列データをビ
   ット並列ワード直列データとして記憶するように上記デ
   ータ記憶回路の格納位置を指定する位置指定手段を含む ことを特徴とするデータ変換装置。
2. （２）位置指定手段は、 データ記憶回路の格納位置を指定するためのアドレス情
   報を格納するアドレス記憶回路と、このアドレス記憶回
   路に格納されたアドレス情報を順次読み出すためのカウ
   ンタレジスタとを含む 特許請求の範囲第（１）項に記載のデータ変換装置。