JPS5897778A

JPS5897778A - 像認識装置

Info

Publication number: JPS5897778A
Application number: JP57206844A
Authority: JP
Inventors: イゴ−・アレグザンダ−; ト−マス・ジヨン・スト−ンハム; ブル−ス・ア−マ・ウイルキ−
Original assignee: National Research Development Corp of India
Current assignee: National Research Development Corp of India
Priority date: 1981-11-27
Filing date: 1982-11-25
Publication date: 1983-06-10
Also published as: US4490847A; JPH0219511B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】本発明は像ｇＲ装置に係る。認識すべき物体又はノリー
ンは、例えば光学系で観察されて儂を形成する。装置は
通常、２Ｍの動作モードを含む。

第１は学習モーｒであシｌ！ｉ！識すべきパターンに関
する複数個の・リーンが例えば光学系に提示される。第
２は認識モーｒであり認識子べきパＩＩ−ｙが提示され
る。しかし乍ら、特定の用途が決まった装置では、学習
モードの結果が組込まれるように装置を構成し学習モー
ｒを削除することが可能である。

メモリが複数セクションに分割されておシ各セクション
がＮ個のアドレスラインを必要とするようなランダムア
クセスメモリ（ＲＡＭ）を使用するＡターンＩ！織シス
テムは公知である。明細書及び本文中に於いてこれらの
セクションを集合Ｎ（Ｎ−ｔｕｐｌ・−）と指称する。

集合Ｎのグループが弁別器と指称され、通常は、認識す
べきパターン段毎に、１つの弁別器が存在する。例えば
、３つの認識すべきパターンが存在すると３つの弁別器
が存在し、各弁別器が、集合Ｎを多数含むであろう。更
に通常は、装置によるパターン識別能力が最高になるＮ
の値が存在する。

Ｗｉｌ＃ｌｌすべき像はノ々ツファ記憶装置に保持され
ておシ、該記憶装置内の各エレメントは、各弁別器内の
１つのＲＡＭのアドレスラインに接続されている。

これらの考え方は、アイ・アレクサンダー１、Ａｌｅｋ
ｇａｎｄ＠ｒ及びティー・ジェー・ストーナムＴ、　Ｊ
、　Ｓｔｏｎｈａｍの険文１ランダムアクセスメモリを
用いたノリーンＭＲの手引きＧｕｉｄ＠ｔｏ　ｐａｔｔ
ｅｒｎｒ＠ｅｏｇｎｉｔｌｏｎ　ｕｓｌｎｇ　ｒａｎｄ
ｏｍ−ａｅｅｅｓｓ　ｍ＠ｍｏｒｉｅｓ”。

Ｃｏｍｐｕｔｅｒ　ａｎｄ　Ｔ＊ｅｈｎｉｇｕｅｒ、　
　１９７２年２月。

本発明によ＃）像ｌ！識装置が提供される。本発明の像
［識装置は、入力記憶装置と複数個の出方記憶装置とマ
ツピング手段とアドレス手段と弁別手段とを含んでおり
、入力記憶装置は、複数個の記憶場所を有しておりＩｉ
！識すべき儂のエレメントを示すデータが前記エレメン
トの位１ｔＫ関連した記憶場所に記憶され得べく構成さ
れておシ、複数個の出力記憶装置の各々は、出方記憶装
置の各記憶場所をアドレスし得る多数のアドレス端子を
有しておシ、出方記憶装置の各記憶場所が認識すべき＃
！に関するデータを格納しているが又は格納することが
可能であシ、アドレス端子が少くとも下位（重みの小さ
い桁）グループと上位（重みの大きい桁）グループとに
分割され各端子グループが少くとも１つの端子を有する
よ化構成されており、マツピング手段の入力は入力記憶
装置に接続されておシ且つ複数個の出方端子はグループ
に分割さシ前記グループの端子の少くとも１つが対応す
る記憶装置の下位グループのアドレス端子に接続されて
おシ、アドレス手段は、記憶場所グループを循環式にア
ドレスすべく上位グループの端子に接続されており、弁
別手段は、データを含むとき且つ認置中にマツピング手
段とアドレシング手段とを介してアドレスされたとき出
力記憶装置の記憶場所グループからの出力信号に応答し
て認識の程度を示すように構成されている。

本発明の利点は、弁別器の記憶装置を形成する出力記憶
装置に並列／直列構造が設けられていることである。前
出の論文で示されたような完全並列記憶装置構造では、
各々が別個の配線を有する多数の個別記憶装置が必要で
ある。また、完全直列記憶装置構造では、１つのノ々ス
アドレス記憶装置を全部の弁別器が使用するので、認識
に比較的長時間を要する０本発明によれば完全並列と完
全直列との中間の構成が可能であシ、従って、特定用途
に最適の構成が得られる。

各出力記憶装置は単一集積回路でもよいが、通常は多数
の′集積回路を担持するゼーｒである。装置が学習と認
識との双方を行なうためには集積回路としてランダムア
クセスメモ１７（ＲＡＭ）が有利であるが、装置が［２
モードのみを行なうときは集積回路としてリードオンリ
ーメモリ（ＲＯＭ）を使用し得る。各集積回路は各記憶
場所ＶＣ１ピット又ｔｆｔ／々イトを記憶し得る。

マツピング手段は、入力記憶装置に対する一連のアドレ
スを生成し、生成アドレスで入力記憶装置をアドレスす
る手段と、入力記憶装置からの連続ビット列を記憶する
レジスタとを含み得る。マツピング手段の前記出力端子
はレジスタの各段の出力端子である。　　　。

各出力記憶装置が、出力記憶装置内のアドレスされた記
憶場所の内容に対応する信号を出現せしめる少くとも１
つの出方端子を有しておシ、弁別手段が、出力記憶装置
の出力端子毎に１つずつ配設され各出力端子に接続され
たレスポンス手段と、アドレス手段の各サイクルの終端
でレスポンス手段から信号を受信してレスポンス手段を
クリアし受信信号及び同じ偉に関して先に受信した信号
によって認識の程度を示すべく作動する作動手段とを富
み得る。

本発明装置によれば、学習モードに於いて１つの儂に対
応するデータが入力記憶装置に存在するときに出力記憶
装置にデータを記憶する書込み手段を含んでおり、アド
レス手段は各サイクルで少くとも１つの儂変化信号を生
成すべく構成されており、前記の如き信号の各々は、１
つのグループの出力記憶装置のアドレス指定路７：ｖｋ
Ｋ生成され、学習モーＰで偉変化が要求されていること
を示す。

出力記憶装置の各々は各記憶場所に記憶され得るピット
数と同数の多数の書込み端子を有することができ、１つ
の書込み端子に所定信号が供給されると同時にアドレス
された記憶場所に２進信号の１状態が記憶される。この
場合装置は、各出力記憶装置の対応する書込み端子から
各グループが構成される複数の書込み端子グループに前
配所定信号を順次供給する手段と、前記所定信号が異な
る書込み端子グループに供給される度毎に倫変化信号を
生成する手段とを含み得る。

認識すべきパターンの典型を選択し装置を使用シテマッ
ピングと集合Ｎのサイズとを種々（変更し乍らこの典型
パターンの学習及び認識を実行し、良好な認識が得られ
るマツピングと集合Ｎのサイズとの組合せを見つけるこ
とが可能である。

マツピング手段は、マツピング決定のためにランダムゼ
ネレータ又は擬似ランダムゼネレータを含むのが好まし
い。一度決定されたマツピングは１つのパターン又は典
型）瘤ターンに関する学習及び認識の間マツピング手段
に保持されるが、特定のノターン段に有用なマツピング
を決定するために種々のマツピングを使用することも可
能である。

添付図面に示す具体例に基いて本発明を更に詳細に説明
する。

第１図に於いて、学習又は認識されるべきノ臂ターンは
テレビジ冒ンカメラｌＯで観察される。カメラ１０の出
力は、デジタイザ回路１１でデジタル形に変換され、フ
レーム記憶装置１２の形状の入力記憶装置に記憶される
。フレーム記憶装置とデジタイザ回路とは、ユーザー制
御ノネル１４を有する回路１３に制御される。カメラは
勿論、認識すべき・ぐターンの１つの領域を選択するこ
とができ、カメラのコントロールにより、ノセターンの
倍率が調整され得る。回路１３のコントロールは、フレ
ーム記憶装置１２に記憶される（カメラ出力の選択領域
たる）′″窓”を設定し得る。

フレーム記憶装置１２の内容に対応する画面がモニタ１
６にディスプレイされ、オペレータは、カメラとコント
ロールの使用とによって選択された。Ｒターン部分を見
ることができる。第１図に示す前記の素子は公知装置で
あるから、より詳細な説明は不要である。

フレーム記憶装置１２の内容はレジスター７に読出され
、該レジスタに於いてデータが配列される。後述する如
く、読出は、フレーム記憶装置１２とレジスター７との
間の所定のマツピングにマツピングは回路１３により制
御される。マツピングが選択可能である場合、この選択
はパネル１４で制御され得る。

レジスター７の内容はメモリ制御回路１８を介して、ブ
ロック１９内の一組のＲＡＭメモリエレメントの形状の
複数個の出力記憶装置に転送される。

チャネル２３を介してメモリ制御回路１８を設定するた
めの制御回路２１とオ（レータ制御パネル２２とを任意
に配設し得る。

第１図に於いてレジスタ１７の内容は、符号２５にＮ１
＊Ｎｌ・・・・・・・・・Ｎｒで示す被選択集合ＮＫ従
って分割されている。

ブロック１９内での記憶場所の選択は、チャネル２６を
介して被選択集合ＮＫ従って行なわれる。

チャネル２６のアドレスライン群は、ＡＳ　　ｍ　Ａｍ
・・・・・・で示される。

学習モードに於いて装置は端子２７　（Ｇ１　　ｅ　Ｇ
＊・・・・・・）を選択し書込みイネーブル端子（Ｈｔ
ｅＨｍ・・・・・・）が制御回路１８によって動作する
。ＴＶカメラ１０にノ々ターンが提示される度毎にブロ
ック１９内の各弁別ブロックの集合Ｎが動作し、マツピ
ングによって７９ターンから提示されたアドレスに従っ
て集合Ｎ各個の記憶場所に２進数１が書込まれる。書込
みは、入出カライン２８（Ｗｌ、Ｗ。

・・・・・・）を使用して従来同様に行なわれる。前記
の如く各弁別器が１つの提示パターンを学習する。

ｇ識モードでは、レジスタ１７とブロック１９内の集合
Ｎとの間に学習モーｒの場合と同様のマツピングが存在
するがＲＡＭ書込みイネーブルラインが動作せず、弁別
器構成ブロック１９内の記憶場所の内容に対応するレス
ポンは入出カライン２８を介入して制御回路１８に移行
し、該回路に於いて弁別ＩＢＫ従って復号されチャネル
２４を介して判断論理３０に入力される。判断論理３０
は、各弁別器のレスポンスを記録しディスプレイパネル
３１に信号を供給する。このよりなレスポンスは、ノ々
ターンがカメラｌＯに提示されたとき１つの弁別器を構
成する集合Ｎから読出された２進数１の単なる合計であ
ってもよい。ディスプレイは弁別器が最高レスポンスで
習得したパターンを示し得る。

次に汎２図に基いてマツピング制御を更に詳細に説明す
る。フレーム記憶装置１２は通常、例えば１つの画素（
ピクセル）毎に８段階の灰色レベルを記憶する型の記憶
装置である。１つのピクセルを示すピットの各々はそれ
自体の連続番号を有しており、アドレスレジスタ３２に
所望ピットの連続番号が入ると記憶装置がアドレスされ
る。

アドレス列は、ピットをレジスタ１７内にシフトせしめ
、ｐＮ個の連続アドレスがレジスタ１７に読込まれると
ｐ個の集合Ｎがレジスタ１７に充填される。従って集合
Ｎの各々は所望に応じて使用アドレス列によシ制御され
た選択ピット群から構成される。フレーム記憶装置１２
とレジスタ１７との間のマツピング及びデータ転送は回
路３３の制御下にあシ、回路３３自体はノｃネル１４か
ら制御され得る。多数の異なるマツピング構成を採用し
得るが第２図には３種の構成を与える回路が示されてい
る。

即ち、擬似ランダムノセイナリシーケンス（Ｐ、ＩＬＢ、Ｓ、
）ゼネレータ３４（このようなゼネレータは分線走査ゼ
ネレータ３５．及び、専用マツピングのアドレスを含むプログラマブルＲＯＭ
３ｇが示されている。

付加的マツピング構成を配設することも可能でああが１
認識のみを実行するシステムでは通常、プロゲラ１プル
ＲＯＭ３ｇと等価の単−ＲＯＭ、＃配設される。例えば
、Ｐ、　Ｒ，Ｂ、　Ｓ、が使用される場合、制御回路３
３はゼネレータ３４を使用可状態ＫＬ、アドレスレジス
タ３２に列がら）ぐイトを１個ずつ読取らせるクロック
パルスを送出する。

従ってレジスタ３２で適当なピットが順次アドレスされ
る。又は線走査ゼネレータ３５を作動させることも可能
である。この場合には、フレームスドア１２内の行又は
列又は対角線等に沿って各ピットが順次読出される。ま
た、専用マツピングが必要な場合には、回路３３０制御
下でワードがプログラマブルＲＯＭ３１１からレジスタ
５ｚＶｃＷ１次読取られる。

提供し、同じシーＰが使用される度毎に同じアドレス列
が生成される。マツピングが選択されると、同一マツピ
ングを使用して全部の弁別器に一組の儂を習得せしめる
。更に、前記の習得に基く認識にも同一マツピングを使
用しなければならない。

従って、制御回路３３は°シード”を記憶し必要に応じ
てゼネレータ３４に移行させるように構成される。

集合Ｎのサイズ変更が必要な場合、レジスタ１７が異な
る数のセ蚤りションに分割されたと考えるだけでよい。

しかし乍ら後述する如くレジスタ１７からの出力結線に
関する構成は変更される。

集合Ｎのサイズ変更のときにマツピングの変更が必要に
なることも時々は生じるが、このような変更は例えばプ
ログラマゾルＲＯＭ３６又はそノ内容の変更によって得
られる。

別のマツピング構成では、フレーム記憶装置１２を記憶
場所の配列と見なすことができ、各記憶場所がＸ座標と
Ｙ座標とから成る直交座標アドレスを有する。これらの
アドレスは、制御回路１３の一部たるマツピング制御回
路の制御下にある。この場合マツピング制御回路の出力
は一列のＸアドレスとＹアドレスとの形状で復号回路に
移行する。

次にブロック１９を＠３ｖＡに基いて更に群細に説明す
る。ブロック１９はｐ個のＲＡＭを有しておシ、３つの
ＲＡＭ４１，４２．４３が図示されている。各ＲＡＭは
、多数のＲＡＭ集積回路を担持した一一ドの形状を有す
る。又は、各ゼードと該ゼードに取付けられた集積回路
とに代えて単一集積回路を使用してもよい。各ゼードは
、（ＲＡＭ４１の面４４に示された）アドレス端子人を
有しておシ、各アドレス端子は、−−Ｐ上のＲＡＭ内の
各記憶場所をアドレスし得る。各シードのアドレス端子
は３グループに分けられる。即ち、レジスタ１７内の集
合ＮＫ対応する各記憶場所グループに接続されたグルー
プと、学習モーｒ又は認識モードで１つの集合Ｎを選択
する結線４７（６）のグループと、弁別器を選択する結
線４８Ｖ）のグループとに分けられる。

通常は各記憶場所がＷビットを含むワーｒを記憶し得る
が、第３図では判、り易いようにＷを４と想定しており
、Ｎ−１″４０への入出力結線は面４５に示されている
。入出力結線の各々は、弁別器として使用される４つの
カウンタ５０乃至５３の各々と学習モードで使用される
レジスタ５５の出力端子とに接続されている。

又は、シードが別々の入力結線と出力結線とを有しても
よく、この場合にはレジスタ５５が入力結線に接続され
カウンタ５０乃至５３が出力結線に接続されるであろう
。

ｐ個のボードの各々は、デ、ｌイスイネーブル端子Ｇと
書込みイネーブル端子Ｈとを有する。（ＧとＨとには、
シードを示す添え字が符されている）。

学習モードでは、レジスタ１７のｐ個の段は、カメラ１
０への教示ノセターン即ち、フレーム記憶装置１２に保
持された像によって決定された信号を、集合Ｎ１乃至Ｎ
Ｐとしてｌ−ドのアドレス端子に供給する。

次に書込み制御論理５６が作動する。これによシレジス
タ５５がリセットされ、カウンタ５７がぜ口設定され、
シードのデノイス選択端子Ｇ全部と書込みイネーブル端
子Ｈ全部とが使用可状態になシ、クロックパルスゼネレ
ータ５４からカウンタ５７へのクロックツにルスの移行
が可能な状態になる。

カウンタ５７の下位段（重みの小さい桁の段）Ｅは、結
線４フに接続されておシ、上位段（重みの大きい桁Ｏ段
）Ｆは結８４Ｂに１＆続されている。

結線Ｗの１つがレジスタ５５から論理ｌを受信し、カウ
ンタ５７はぜ口に維持される。この状態で、カウンタ５
７内のアドレスに対応して各ＲＡＭ／−ｒｏ　１つのセ
クションが選択され、端子Ｎｌ乃至ＮｒＫ指定され九ア
ドレスに対応するＲＡＭエレメントが選択され、レジス
タ５５によって選択された結線を介して３進数ｌが書込
まれる。このようにして、第１弁別器部分に対応する第
１グループの集合Ｎが書込まれる。

第１クロツクパルスが発生するとレジスタ１７に別のｐ
個の集合Ｎがロードされるが、習得パターンは変わらな
い。カウンタ５７に１が増分されこれによシＲ人Ｍ−−
ド内の別のｐ（ＩＩの記憶場所がアドレスされる。この
プロセスが継続し、第１弁別器に対応する！”Ｘｐ個の
集合Ｎが書込まれる。レジスタ５７のセクションＥがオ
ーツセーフロし、単安定回路５８から端子４０にＡルス
が与えられてこのオーツセーフローが示されると、カメ
ラ１０に新しい）ぐターンが提示され、カウンタ５丁の
最小桁の２Ｅ個の状態がサイクルされ、第２弁別器の集
合Ｎが書込まれる。

２ｒ個の弁別器の書込みが終るまでこのプロセスが継続
し、カウンタ５７の最大桁がオーツセーフローするとシ
フトレジスタが次の入出力結線Ｗを励起する。この段階
で単安定回路５８は、新しいパターンをカメラに提示す
ることを指示するノぐルスを再度生成する。レジスタ５
５の各段が順次マークされるまでこのプロセスが継続し
、次に全部の弁別器の書込み終了を指示する信号が書込
み制御回路５６に供給される。２１ＣＸＷ個の弁別器に
対応する集合Ｎの書込みは、固数の教示パターンを使用
して既に終了しておシ、装置は認識モードに対してレデ
ィ状態である。

成る種の学習手順に於いては、例えば提示された儂が２
つのノリ―ンを含む場合、レジスタ５６はへ各々異なる
弁別ＷｈＫ対応する２つの結線Ｗを同時に−ｔ−りする
ことが必要である。従って、特有な配列のビットをレジ
スタ５５に入れるための手段を配設し得る。

認識モードに於いては、認識すべきツクターンがカメラ
ｌＯに提示され、全部の弁別器がサイクルされ、それら
のレスポンスが比較される。例えば提示／ぞターンに対
する最大レスポンスを与えた弁別器を識別し、この弁別
器と対応する・にターンＸ（学習モードで該弁別器に提
示された。ｒｅターン）とを相関させ、提示中のパター
ンが前記対応パターンに最も近似であることをｌ＆ｉａ
識する。別の認識構成の使用も可能である。例えば、所
定の最小レスポンスが得られないとき又は２個の弁別器
が同じレスポンスを与えるときに弁別器が非！＆！ｉ識
信号を与えるように構成し得る。弁別器レスポンスから
認識信号を与えるための種々の構成が公知である。

ｇ織モードでは認識制御回路６０が使用される。

該回路は先ず、カウンタ５０乃至５３と５７とをゼロに
設定し記憶装置１６１を空にする。更に、ＲＡＭｄ−Ｐ
のデノ々イス選択端子Ｇを使用可にし書込みイネーブル
端子を使用不可にする。従って、各ＲＡＭゼードは、ア
ドレスされると、アドレ哀された記憶場所に記憶された
。？イトを４つの結線に沿って出力する。次に、認識す
べきパターンの（ｐ個の集合Ｎに対応する）第１セクシ
ヨンがフレーム記憶装置１２がらレジスタ１７に読取ら
れＲＡＭ／−）’の端子Ｎ１乃至ＮＰをアドレスする。

カウンタ５７が最低状態なので４つの弁別器に対応する
第１グループの集合Ｎがアドレスされ、学習モードで２
進数１が記憶されている場合カウンタ５０乃至５３が増
２分される。従ってこのときカウンタ５０乃至５３は、
前記の４つの弁別器に対応している。次１’Ｓ！１識制
御回路６ｏはりｐツク・セルスをカウンタ５７ｉＣ送ム
同時に、”　ｊ’　−ンＯ次のｐ個の集合Ｎがフレーム
記憶装ｆｆ１１２からレジスタ１７にロードされる。こ
のようにして、前記の４つの弁別器各個の集合Ｎの次の
グループがアドレスされ学習モードで２進数１が記憶さ
れている場合カウンタ５０乃至５３は再度増分される。

このようにしてｇ臓Ｏ程度が指示される。

パターンの２Ｅ個のグループのｐ個の集合Ｎの全部がレ
ジスタ１７に読取られてＲＡＭｄ−ドをアドレスすべく
使用されるまでプロセスが続行する。この段階でカウン
タ５７のセクションＥがオーツζ−フローし、単安定回
路５８は、４つの弁別器のサイクル終了を示すノぐルス
を認識制御回路６０に与える。力ヴンタ５０乃至５３の
内容は論理回路６２に転送される。本実施例では、論理
回路６２に於いて該内容の大きさが比較され最高計数値
が記憶装置６１内にスタックとして記憶され、対応する
弁別器番号は最上位に記憶される。

前記の認識プロセスはカウンタ５７のセクションＥが再
びオーツセーフローするまで反復され、論理６２がカウ
ンタ５０乃至５３の内容を記憶装置６１の内容と比較し
、次の４つの弁別器の内容と先に記憶された４つの弁別
器の内容とを大きさの小さい順に配列するときにカウン
タ５０乃至５３がクリアされる。カウンタ５７のセクシ
ョンＦのオーツセーフローは認識プロセスが終了したこ
とを示す。即ち、カウンタ５０乃至５３の最終内容が記
憶装置６１に転送された後に、弁別器の最高スコアに対
応する弁別器番号がディスプレイ６３に読取られ、習得
パターンとの相関によって複数個の習得パターンのうち
で＆ｇ識すべきパターンに最も近似しているか又は関係
が深いと認められた習得パターンが示される。

（以１余白）装置を認識モードのみで使用する場合、ｐｓのメートを
有するＲＡＭメモリをＲＯＭメモリに代え、レジスタ５
５と書込み制御回路５６とを削除する。ｐｍのダーｒの
各々は、前記構成忙於いて学習モード終了後の対応する
ＲＡＭと同じデータを含むように構成されたＲＯＭを担
持している。

従ってＲＯＭの内容は、特定教示・ぞターンセット及び
記憶装置１２とレジスタ１７との間の特定のマツピング
に特定されている。

回路５６．！！８．６２に代えてマイクロプロセッサを
使用するのが有利である。所望ならばカウンタ５０乃至
５３及び５７及びレジスタ５５もマイクロプロセッサで
代替し得る。

第３図の並列／直列メモリ構造の利点はもはや明らかで
あろう。

（ａ）　　ｐ個のＲＡＭｄ−ドのみを配設して２．ＸＮ
個の集合Ｎを存在させ得る。

（ｂ）　　ｇ識手順において、１つの、ｅターンを認識
する丸めの処理／ｅスの数が２　　である。これに比較
して完全直列構成ではこの数は２Ａである。

（ｃ）　　弁別器の数が２　　ＸＷである。

このような並列／直列メモリ構造の使用により多数の種
々の用途に対して最適の集合Ｎのナイノ及びｌ！識待時
間等しい）パスの数を得ることができる。

第１図の制御回路２１は、集合Ｎのナイノ変更が要求さ
れる装置にのみ配設する必要がある。例えばグループＥ
の１つ以上の結線をナイノ変更タスクに割当てて集合Ｎ
のナイｆを増加し得る。例えば集合Ｎのナイノを２だけ
増加したいときは、グループＥの２つの結線を集合ＮＫ
割当ててレジスタ１７から出た各集合Ｎの２つの段をグ
ループＥの２つの結線に接続する。この間、唯１つのＲ
ＡＭメートがデバイスイネ−ゾル信号と受信する。レジ
スタ１７の次の集合Ｎが処理されるときは、レジスタ１
７の出力のうちの２つがグループＥの２つの結線に接続
されデバイスイネ−ゾル信号は次のｎｈＭｚ−ドのみに
供給される。集合Ｎのナイノが完全に変更自在であるな
らばＮ１乃至Ｎｐの各グループでの結線の数を１まで減
らすことができる。

例えば特定用途に最適の並列／直列構造を決定し、Ｒ入
Ｍ、ｔ−ｒを（前記の如く与えられたデータを格納した
）ＲＯＭ／−ドに代えレジスタ５５と書込み制御回路５
６とを削除して別の装置を構成し得る。

並列／直列メモリ構造では種々の用途に合わせ−〔容易
に変更し得るモジュールの使用が可能である。必要最大
数のＲＡ　Ｍ又はＲＯＭメートを収容する標準ラックを
準備し、個々の構造に合せて主な要素を選択する。この
場合、選択される主な要素はレジスタ１７に直結するア
ドレス結線Ａの数及び２つのグループＥ、Ｆとして接続
する結線の数である。

前記では本発明の特定の形状に関して説明してきたが、
他の多くの変形が可能であることも理解されよう。例え
ば手動制御パネル１４．２２をコンピュータ用インクフ
ェースに代えてもよい。また、光入力を椙々の形状で与
えることもでき、又は別の形状の入力例えば指触・ξネ
ル、図形入力及び音声変換器を使用してもよい。

本発明の用途として、クレジットカード、銀行券、人の
顔又は声の如きアイテムを認識−することか必要な場所
に設置される多数の認識端末装置が挙げられる。別の用
途としては、工場での組立作業に於ける部品の認識及び
このような部品の分類に使用されるのである。また、良
質のアイテムを認識するψ識装置を使用して果物又は他
の生産物の品質管理を行なうことも可能である。

【図面の簡単な説明】

第１図は本発明装量を含むブロック図、第２図は第１図
の制御回路１３部分のブロック図、第３図は第１図のＲ
ＡＭ素子ブロック１９とＲＡＭ素子制御回路とのブロッ
ク図である。ｌＯ・・・カメラ、１１・・・デジタイザ回路、１２・
・・フレーム記憶装置、１３・・・制御回路、１４・・
・ぞネジ、１６・・・モニタ、１７・・・レジスタ、１
８・・・メモリ制御回路、１９・・・メモリブロック、
２１・・・制御回路、２２・・・ノｅネル、２３．２４
・・・チャネル、２８・・・入出カライン、３０・・・
判断論、３１・・・ディスプレイ、３２・・・アドレス
レジスタ、３３・・・制御回路、３４・・・擬似ランダ
ムノ々イナリシーケンスゼネレータ、３５・・・線走査
ゼネレータ、３６・・・プログラマゾルＲＯＭ、４０・
・・メード、５０，５１，５２゜５８・・・カウンタ、
５４・・・クロックパルスゼネレータ、５５・・・レジ
スタ、５６・・・書込み制御論理、５７・・・カウンタ
、５８・・・単安定回路、６０ｍ認識制御回路、６１・
・・記憶装置、６２・・・論理回路、６３・・・ディス
プレイ。

Claims

【特許請求の範囲】

（１）入力記憶装置と複数個の出力記憶装置とマツピン
グ手段とアドレス手段と弁別手段とを含んでおり、入力
記憶装置は、複数個の記憶場所を有しておシ認識すべき
儂のエレメントを示すデータが前記エレメントの位置に
関連した記憶場所に記憶され得べく構成されておシ、複
数個の出力記憶装置の各々は、出力記憶装置の各記憶場
所をアドレスし得る多数のアドレス端子を有してお炊、
出力記憶装置の各記憶場所が認識すべき像に関するデー
タを格納しているか又は格納することが可能であシ、ア
ドレス端子が少くとも下位グループと上位グループとに
分割され各端子グループが少くとも１つの端子を有する
ように構成されておシ、マツピング手段の入力は入力記
憶装置に接続されておシ且つ複数個の出力端子はグルー
プに分割され、各グループが夫々の出力記憶装置に対応
しており前記グループの端子の少くとも１つが対応する
記憶装置の下位グループのアドレス端子に接続されてお
シ、アドレス手段は、記憶場所グループを循環式にアド
レスすべく上位グループの端子に接続されており、弁別
手段は、データを含むとき且つ、［１１？＋”にマツピ
ング手段とアドレシング手段とを介してアドレスされた
とき出力記憶装置の記憶場所グループからの出力信号に
応答して認識の程度を示すことを特徴とする＊ｉｉ！織
装置。
（２）各出力記憶装置が、出力記憶装置内のアドレスさ
れた記憶場所の内容に対応する信号を出現せしめる少く
とも１つの出力端子を有しており、出力記憶装置の出力
端子は、対応する端子のグループに分割されておシ、弁
別手段が、出力記憶装置の各グループの出力端子毎に１
つずつ配設され前記出力端子に接続されたレスポンス手
段と、アドレス手段の各サイクルの終端でレスポンス手
段から信号を受信してレスポンス手段をクリアし受信信
号及び同じ儂に関して先に受信した旧号によって、認識
の程度を示すべく作動する作動手段とを含むことを特徴
とする特許請求の範囲第１項に記載の装置。
（３）学習モードに於いて１つの＊に対応するデータが
入力記憶装置に存在するときに出方記憶装置忙データを
記憶する書込み手段を含んでおり、アドレス手段は各サ
イクルで少くとも１つの儂変化信号を生成すべく構成さ
れておシ、前記の如き信号の各々は、１つのグループの
出力記憶装置のアドレス指定終了後に生成され、学習モ
ードで儂変化が要求されていることを示すことを特徴と
する特許請求の範囲第１環又は第２項に記載の装置。
（４）出力記憶装置が複数個のリードオンリーメモリを
含むことを特徴とする特許請求の範囲票１項又は第２項
記載の装置。