JPS5897867A - 半導体装置 - Google Patents
半導体装置Info
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- JPS5897867A JPS5897867A JP56197181A JP19718181A JPS5897867A JP S5897867 A JPS5897867 A JP S5897867A JP 56197181 A JP56197181 A JP 56197181A JP 19718181 A JP19718181 A JP 19718181A JP S5897867 A JPS5897867 A JP S5897867A
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
- H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
Landscapes
- Amplifiers (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Protection Of Static Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
Ａ ・
本発明は゛、半導体装置特ＥＭＩＳ（一般ＫＭＯ８）ト
ランジスタのゲート保護回路に関する。
ランジスタのゲート保護回路に関する。
ＭＯＳ）ランジスタのゲートに静電気などによる過電圧
が加わるとゲート絶Ｉｉ＆膜が破壊されるので保−回路
を設けることが通常行なわれている。
が加わるとゲート絶Ｉｉ＆膜が破壊されるので保−回路
を設けることが通常行なわれている。
第１図はその一例で、ＱｌａはＭＯＳ ＩＣの入力トラ
ンジスタの１つで、ゲート絶縁破壊に対する保護回路１
０が設けられる。この保護回路１０けトランジスタＱ１
およびそのゲートに接続した抵抗Ｒ３からなる。Ｃ！は
入力回路の寄生容量、Ｃ鵞はトランジスタＱ１のゲート
・ドレイン間容量、Ｃ３は同ゲート・ソース間容量であ
る。Ｃｍは過電圧電源を模擬するａ？＋バシタである。
ンジスタの１つで、ゲート絶縁破壊に対する保護回路１
０が設けられる。この保護回路１０けトランジスタＱ１
およびそのゲートに接続した抵抗Ｒ３からなる。Ｃ！は
入力回路の寄生容量、Ｃ鵞はトランジスタＱ１のゲート
・ドレイン間容量、Ｃ３は同ゲート・ソース間容量であ
る。Ｃｍは過電圧電源を模擬するａ？＋バシタである。
スイッチ５Ｗｔ−閉じるとキャパシタｃｌに充電されて
いたｖＩＩＦｉ該スイ、テＳＷを通して放電し、過電圧
がトランジスタＱｔＧのゲートに加わる。第２図はこの
模様を示すグラフで、保護回路１０がないとｖｔなる電
圧がＱＩＧのゲートに加わる。盾はＣＲ充電特性に従い
（Ｒは回路の抵抗）その最終値はＣφＶφ／（Ｃφ十Ｃ
ｔ）である。静電気などによる過電圧Ｖφは相当に高く
、トランジスタＱ！ｏのゲート絶縁破壊ＢＹｉｉかに越
えることが多い。保護回路１０があると、トランジスタ
Ｑｔａのゲートに加わる電圧はｔａ２図ｖ１の如く制限
され、ＱＪＧのゲートは絶縁破壊を免れる。即ちこのｊ
ｊ！１含は保護回路のトランジスタＱ！のゲー）ＫＶ；
’ｔ Ｃｍ ｅ Ｃｓで分圧した電圧が加わり、Ｑｌの
しきい値電圧Ｖｔｈ ｔ−越えるときトランジスタ９重
はオンして過電圧ｖ１をグランドへ落とす。
いたｖＩＩＦｉ該スイ、テＳＷを通して放電し、過電圧
がトランジスタＱｔＧのゲートに加わる。第２図はこの
模様を示すグラフで、保護回路１０がないとｖｔなる電
圧がＱＩＧのゲートに加わる。盾はＣＲ充電特性に従い
（Ｒは回路の抵抗）その最終値はＣφＶφ／（Ｃφ十Ｃ
ｔ）である。静電気などによる過電圧Ｖφは相当に高く
、トランジスタＱ！ｏのゲート絶縁破壊ＢＹｉｉかに越
えることが多い。保護回路１０があると、トランジスタ
Ｑｔａのゲートに加わる電圧はｔａ２図ｖ１の如く制限
され、ＱＪＧのゲートは絶縁破壊を免れる。即ちこのｊ
ｊ！１含は保護回路のトランジスタＱ！のゲー）ＫＶ；
’ｔ Ｃｍ ｅ Ｃｓで分圧した電圧が加わり、Ｑｌの
しきい値電圧Ｖｔｈ ｔ−越えるときトランジスタ９重
はオンして過電圧ｖ１をグランドへ落とす。
この保護回路１０が有効に動作するためＫはキャパシタ
Ｃ雪は大きいのがよい。また保護回路１０は過電圧印加
時のみ動作し、信号が入力する通常動作時には動作して
はならない。しかしキャパシタ（４＊ Ｃｊはゲート電
極に必然的に付属するものであり、またＣ鵞を大にする
と通常信号でも大振幅時には誤動作する恐れがある。ま
た０２倉大にするには半導体チップ上に特別にキャパシ
タを作りてそれをＱｓのドレイン、ゲート間に接続する
必要があシ、そしてキャパシタとしては通常の２電極板
関に誘電体を挾んだコンデンサの他ＫＭＯＩＳキャパシ
タなどもあるが、いずれにしても集積度を落さない、円
滑に動作する、等が必要である。
Ｃ雪は大きいのがよい。また保護回路１０は過電圧印加
時のみ動作し、信号が入力する通常動作時には動作して
はならない。しかしキャパシタ（４＊ Ｃｊはゲート電
極に必然的に付属するものであり、またＣ鵞を大にする
と通常信号でも大振幅時には誤動作する恐れがある。ま
た０２倉大にするには半導体チップ上に特別にキャパシ
タを作りてそれをＱｓのドレイン、ゲート間に接続する
必要があシ、そしてキャパシタとしては通常の２電極板
関に誘電体を挾んだコンデンサの他ＫＭＯＩＳキャパシ
タなどもあるが、いずれにしても集積度を落さない、円
滑に動作する、等が必要である。
本発明はか＼る点を考慮してなされ友もので、動作が円
滑確実であり、集積度もそれ程落すことがないゲート保
護回路を提供しようとするものである。即ち本発明の半
導体装置は信号入力部ＫＭＩＳ ）ランジスタを有する
半導体装置において、該トランジスタのゲートと電源帰
線との間に保護用ＭＩＤ）ランジスタを配設し、該保護
用ＭＩ８トランジスタのゲートとドレインとの間に絶縁
膜を介して一対の導体層を対向させてなるキャパシタを
配設し、更に該保護用トランジスタのゲートを基板バイ
アス発生器が発生する負電圧線へ抵抗を介して接続した
ことを特徴とする′が、次に実施例を参照しながらこれ
を説明する。
滑確実であり、集積度もそれ程落すことがないゲート保
護回路を提供しようとするものである。即ち本発明の半
導体装置は信号入力部ＫＭＩＳ ）ランジスタを有する
半導体装置において、該トランジスタのゲートと電源帰
線との間に保護用ＭＩＤ）ランジスタを配設し、該保護
用ＭＩ８トランジスタのゲートとドレインとの間に絶縁
膜を介して一対の導体層を対向させてなるキャパシタを
配設し、更に該保護用トランジスタのゲートを基板バイ
アス発生器が発生する負電圧線へ抵抗を介して接続した
ことを特徴とする′が、次に実施例を参照しながらこれ
を説明する。
第５図は本発明の保護回路の等価回路を示す。
Ｖａｎ Ｋバイアスされる半導体基板に接続し、またＱ
ｓのゲート、ドレイン間には後述のように作られる通常
のコンデンサの形式のキャパシタＣｍ を接続する。ａ
ｔは入力回路に挿入した抵抗、ＩＮは入力端子、ｖｓｓ
は外部から供給される電源の帰線（ＱＶ線）である。第
６図〜第８図に具体例を示す。なお帰線ｖＩｓに対する
他方の電源線ｖｃｃ（通常ＳＶ）は図示しないが、ｖ！
Ｉｓと同様にアルミニウムなどにより配線される。また
負電圧Ｖｌ１ｍは基板バイアス発振器が発生する。
ｓのゲート、ドレイン間には後述のように作られる通常
のコンデンサの形式のキャパシタＣｍ を接続する。ａ
ｔは入力回路に挿入した抵抗、ＩＮは入力端子、ｖｓｓ
は外部から供給される電源の帰線（ＱＶ線）である。第
６図〜第８図に具体例を示す。なお帰線ｖＩｓに対する
他方の電源線ｖｃｃ（通常ＳＶ）は図示しないが、ｖ！
Ｉｓと同様にアルミニウムなどにより配線される。また
負電圧Ｖｌ１ｍは基板バイアス発振器が発生する。
第６図（、）で１２Ｖｉ拡散層であシ、その部分１２ａ
′け抵抗Ｒ１、部分１２ｂは保護用トランジスタＱ！の
ドレイン、１２ｃは同ソース、１２ｄは入力トランジス
タＱ１Ｇのゲートへ至Ａ配線部分である。部分１２ａＦ
ｉ図示のようにＬ字型に延びておシ、該部分１２ａ上に
入力端子ＩＮからのアルミニウム配線１４が被着され、
その端部１４ａにおいて拡散層１２＆と接続する。小四
角形は接続用の窓を示す。拡散層１２ａｔＬ字状処した
のは占有面積倉小にしながら長い拡散層を得て所望の抵
抗値の抵抗Ｒ１ｔ−得るためである。１６．１８はアル
ミニウム配線で、ＯｖのＶｌｌ線、−２ＶのＶａｎ線と
なる。
′け抵抗Ｒ１、部分１２ｂは保護用トランジスタＱ！の
ドレイン、１２ｃは同ソース、１２ｄは入力トランジス
タＱ１Ｇのゲートへ至Ａ配線部分である。部分１２ａＦ
ｉ図示のようにＬ字型に延びておシ、該部分１２ａ上に
入力端子ＩＮからのアルミニウム配線１４が被着され、
その端部１４ａにおいて拡散層１２＆と接続する。小四
角形は接続用の窓を示す。拡散層１２ａｔＬ字状処した
のは占有面積倉小にしながら長い拡散層を得て所望の抵
抗値の抵抗Ｒ１ｔ−得るためである。１６．１８はアル
ミニウム配線で、ＯｖのＶｌｌ線、−２ＶのＶａｎ線と
なる。
２０Ｆｉ多結晶シリコンの電極配線で、部分２０ｍはト
ランジスタＱｌのゲート電極となシ、蛇行状の部分２０
ｂは抵抗Ｒ，とな′）、一端はｖＩＩＩＩ線１８へ接続
される。２２＃ｉ拡散層、２４は多結晶シリコン層であ
り、これらは絶縁層を介して対向し、キャパシタｃｍを
形成する。２６．２８は岑ヤパシタ電極２２，２４ｔ−
）ランジスタＱ１のドレイン１２ｂ。
ランジスタＱｌのゲート電極となシ、蛇行状の部分２０
ｂは抵抗Ｒ，とな′）、一端はｖＩＩＩＩ線１８へ接続
される。２２＃ｉ拡散層、２４は多結晶シリコン層であ
り、これらは絶縁層を介して対向し、キャパシタｃｍを
形成する。２６．２８は岑ヤパシタ電極２２，２４ｔ−
）ランジスタＱ１のドレイン１２ｂ。
ゲート２０ａべ接続する配線である。′５０はシールド
電極でＶｍｍ線１８へ接続され、Ｑｌのドレイン１２ｂ
とキャパシタ電極２２ｔ−ソース、ドレインと−ｉるＭ
ＯＳ）ランジスタの形成を阻止する。この保護回路では
、トランジスタＱＩのゲート、ドＶイン間容量ｉＪ：２
２，２４からなるキャノ（シタＣ，の付加で充分大とす
ることができ、またゲート直列抵抗−は負電圧線Ｖｍｍ
へ接続子るので常時トランジスタ９重は充分オフに保持
され、従って誤動作することなく、過電圧到来時のみ確
実にオンして過電圧をグランドへ落とすことができる。
電極でＶｍｍ線１８へ接続され、Ｑｌのドレイン１２ｂ
とキャパシタ電極２２ｔ−ソース、ドレインと−ｉるＭ
ＯＳ）ランジスタの形成を阻止する。この保護回路では
、トランジスタＱＩのゲート、ドＶイン間容量ｉＪ：２
２，２４からなるキャノ（シタＣ，の付加で充分大とす
ることができ、またゲート直列抵抗−は負電圧線Ｖｍｍ
へ接続子るので常時トランジスタ９重は充分オフに保持
され、従って誤動作することなく、過電圧到来時のみ確
実にオンして過電圧をグランドへ落とすことができる。
第６図（ｂ）は第６図（、）のトランジスタ９１部分の
断面図で％８ＵＢは半導体基板、Ｆはフィールド絶縁膜
、■は表面または層間絶縁膜である。
断面図で％８ＵＢは半導体基板、Ｆはフィールド絶縁膜
、■は表面または層間絶縁膜である。
第７図は占有面積の僅少化を図りたもので、Ｌ型拡散層
１２ｍの内部遊び空間を利用し、こ＼にキャパシタＣｍ
ｔ−形成した。全図を通してそうであるが、仁の図で
も他の図と同じ部分または対応する部分には同じ符号が
付しである。（ａ）は平面図、（ｂ）はキャパシタ０３
部分の断面図であ）、本例ではキャパシタＣ，は両電極
板２２．２４共に半導体基＠５ＵＩＩ上の導電体層（共
に多結晶シリコン層）で構成される。この保護装置は、
キャパシタＣｍ ｋ抵抗Ｒ１のルーズ内に形成するので
、占積率がよい。
１２ｍの内部遊び空間を利用し、こ＼にキャパシタＣｍ
ｔ−形成した。全図を通してそうであるが、仁の図で
も他の図と同じ部分または対応する部分には同じ符号が
付しである。（ａ）は平面図、（ｂ）はキャパシタ０３
部分の断面図であ）、本例ではキャパシタＣ，は両電極
板２２．２４共に半導体基＠５ＵＩＩ上の導電体層（共
に多結晶シリコン層）で構成される。この保護装置は、
キャパシタＣｍ ｋ抵抗Ｒ１のルーズ内に形成するので
、占積率がよい。
第８図は本発明の第３の具体例で、拡散層１２をキャパ
シタＣ鵞の他方の電極板とした。
シタＣ鵞の他方の電極板とした。
本例によればキャパシタＣ：による基板使用面積は実質
的に零とすることができる。
的に零とすることができる。
この保護回路の動作は第１図とはソ同様である。
即ち１８３図でこれｔｌ−説明するに、入力ＩＮに過電
圧が入ると抵抗Ｒ１、キャパシタｃ、 ｔ Ｃｍで分圧
した電圧がＭＯＳ ＩＣの入力段トランジスタＱ１ｏお
よび保頗トランジスタＱｍのゲートに加わ）、Ｑｌは導
通してノードＮ１つま’）Ｑｔａのゲート電圧を下げる
。
圧が入ると抵抗Ｒ１、キャパシタｃ、 ｔ Ｃｍで分圧
した電圧がＭＯＳ ＩＣの入力段トランジスタＱ１ｏお
よび保頗トランジスタＱｍのゲートに加わ）、Ｑｌは導
通してノードＮ１つま’）Ｑｔａのゲート電圧を下げる
。
第４図にこの状態を示す。Ｖφは入力過電圧であり、へ
、鳩はトランジスタＱ１がオンしないときのノードＮｌ
ｅ ％の電圧、Ｎｌはトランジスタ９里がオンすると
きのノードＮ１の電圧である。第５図も同様の図で、入
力過電圧Ｖφは入力当初は数１００ｖにも達している。
、鳩はトランジスタＱ１がオンしないときのノードＮｌ
ｅ ％の電圧、Ｎｌはトランジスタ９里がオンすると
きのノードＮ１の電圧である。第５図も同様の図で、入
力過電圧Ｖφは入力当初は数１００ｖにも達している。
Ｎｌ ａ ％はトランジスタＱ１がオンし次々きのノー
ドＮｌ ｅ Ｎ雪の電圧で充分低く保持され、トランジ
スタＱＩＧのゲート破壊が阻止される。通常動作時は信
号電圧は低いので、それをキャノくシタＣｕｅＣｓＫよ
プ分圧し比電圧は更に低く、トランジスタＱ！はオフで
ある。このオフ状態は、Ｑｌのゲートが抵抗Ｒｍによシ
負電圧ｖ１ｍへプルダウンされているので、Ｑｌの閾値
がＯｖ附近にあっても確実に保持される。なおＱｌのゲ
ートが負電圧であると、キャノくシｆｉ Ｃ雪ｔ−Ｍ
ＯＳキャパシタで構成するのが厄介テある。即ちＭＯＳ
キャパシタのゲートに相当する電極へは正電圧を加えね
ばＭＯＢキャノくシタがオフしてしまう（基板は通常Ｐ
型）そのため、Ｎｌ側をゲート相当電極、Ｎ２側をチャ
ネル相当電極にするとＮ２が拡散領域を含むことになシ
、寄生ＭＯ８Ｔの発生等不都合が生じる。
ドＮｌ ｅ Ｎ雪の電圧で充分低く保持され、トランジ
スタＱＩＧのゲート破壊が阻止される。通常動作時は信
号電圧は低いので、それをキャノくシタＣｕｅＣｓＫよ
プ分圧し比電圧は更に低く、トランジスタＱ！はオフで
ある。このオフ状態は、Ｑｌのゲートが抵抗Ｒｍによシ
負電圧ｖ１ｍへプルダウンされているので、Ｑｌの閾値
がＯｖ附近にあっても確実に保持される。なおＱｌのゲ
ートが負電圧であると、キャノくシｆｉ Ｃ雪ｔ−Ｍ
ＯＳキャパシタで構成するのが厄介テある。即ちＭＯＳ
キャパシタのゲートに相当する電極へは正電圧を加えね
ばＭＯＢキャノくシタがオフしてしまう（基板は通常Ｐ
型）そのため、Ｎｌ側をゲート相当電極、Ｎ２側をチャ
ネル相当電極にするとＮ２が拡散領域を含むことになシ
、寄生ＭＯ８Ｔの発生等不都合が生じる。
以上説明したように本発明では、保護用トランジスタロ
１ヲ過電圧入力でオンさせるキャノくシタＣ鵞を通常型
のコンデンサで構成して該トランジスタのゲート、ドレ
イン間に接続し、また該ゲートは負電圧線へ抵抗を介し
て接続したので、過電圧で該トランジスタが確実にオン
踵通常電圧ではオンせず、こうしてＭＯＳ ＩＣの入力
トランジスタのゲート保ｓ’を確実に行なうことができ
る。また中ヤパシタＣａｔ第７図のように入力抵抗Ｒ，
のループ内に形成し、あるｈは＃Ｉ８図のように該抵抗
Ｒ１およびトランジスタＱ１形成用の拡散層の一部ｔ−
該キャパシタの一方の電極に使用すると半導体基板の集
積度を落すことがない利点が得られる。
１ヲ過電圧入力でオンさせるキャノくシタＣ鵞を通常型
のコンデンサで構成して該トランジスタのゲート、ドレ
イン間に接続し、また該ゲートは負電圧線へ抵抗を介し
て接続したので、過電圧で該トランジスタが確実にオン
踵通常電圧ではオンせず、こうしてＭＯＳ ＩＣの入力
トランジスタのゲート保ｓ’を確実に行なうことができ
る。また中ヤパシタＣａｔ第７図のように入力抵抗Ｒ，
のループ内に形成し、あるｈは＃Ｉ８図のように該抵抗
Ｒ１およびトランジスタＱ１形成用の拡散層の一部ｔ−
該キャパシタの一方の電極に使用すると半導体基板の集
積度を落すことがない利点が得られる。
第１図は従来の保護回路の例を示す回路図、第２図はそ
の動作説明図、第３図は本発明の保護回路の等価回路図
、第４図および第５図はその動作説明用グラフ、第６図
〜第８図は本発明の具体例を示し、（ａ）社概略平面図
、艶）は（ａ）図の一部の断面図である。 図面でＱｓｏは入力部のＭＯＳ）ランジスタ、ｖＩｌは
帰線、Ｑｌは保護用ＭＯ８）ランジスタ、Ｃ！はキャパ
シタ、ｖｌｍは負電圧線、Ｒ１は抵抗である。 出願人 富士通株式会社 代理人弁理士 青 柳 稔壓１図 馬２図 馬３図 馬４図 馬６図
の動作説明図、第３図は本発明の保護回路の等価回路図
、第４図および第５図はその動作説明用グラフ、第６図
〜第８図は本発明の具体例を示し、（ａ）社概略平面図
、艶）は（ａ）図の一部の断面図である。 図面でＱｓｏは入力部のＭＯＳ）ランジスタ、ｖＩｌは
帰線、Ｑｌは保護用ＭＯ８）ランジスタ、Ｃ！はキャパ
シタ、ｖｌｍは負電圧線、Ｒ１は抵抗である。 出願人 富士通株式会社 代理人弁理士 青 柳 稔壓１図 馬２図 馬３図 馬４図 馬６図
Claims (1)
- 信号入力部ＫＭＩＳ ）ランジスタを有する半導体装置
において、−該トランジスタのゲートと電源帰線との間
に保護用ＭＩＳ ）ランジスタを配設し、該保護用ＭＩ
Ｓ）ランジスタのゲートとドレインとの間ＫＩＩＰｉ緑
膜を介して一対の導体層を対向させてなるキャパシタを
配設し、更に該保護用トランジスタのゲートを基板バイ
アス発生器が発生する負電圧線へ抵抗を介して接続した
ことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56197181A JPS5897867A (ja) | 1981-12-07 | 1981-12-07 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56197181A JPS5897867A (ja) | 1981-12-07 | 1981-12-07 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5897867A true JPS5897867A (ja) | 1983-06-10 |
Family
ID=16370145
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56197181A Pending JPS5897867A (ja) | 1981-12-07 | 1981-12-07 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5897867A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63157472A (ja) * | 1986-12-22 | 1988-06-30 | Matsushita Electronics Corp | 入力端子保護回路 |
| US5041889A (en) * | 1989-03-16 | 1991-08-20 | Siemens Aktiengesellschaft | Monolithically integratable transistor circuit for limiting transient positive high voltages, such as ESD pulses caused by electrostatic discharges on electric conductors |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51148348A (en) * | 1975-06-14 | 1976-12-20 | Fujitsu Ltd | Input protection circuit |
-
1981
- 1981-12-07 JP JP56197181A patent/JPS5897867A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51148348A (en) * | 1975-06-14 | 1976-12-20 | Fujitsu Ltd | Input protection circuit |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63157472A (ja) * | 1986-12-22 | 1988-06-30 | Matsushita Electronics Corp | 入力端子保護回路 |
| US5041889A (en) * | 1989-03-16 | 1991-08-20 | Siemens Aktiengesellschaft | Monolithically integratable transistor circuit for limiting transient positive high voltages, such as ESD pulses caused by electrostatic discharges on electric conductors |
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