JPS641067B2 - - Google Patents

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JPS641067B2
JPS641067B2 JP55113518A JP11351880A JPS641067B2 JP S641067 B2 JPS641067 B2 JP S641067B2 JP 55113518 A JP55113518 A JP 55113518A JP 11351880 A JP11351880 A JP 11351880A JP S641067 B2 JPS641067 B2 JP S641067B2
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JP
Japan
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output
circuit device
integrated circuit
semiconductor integrated
field effect
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JP55113518A
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English (en)
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Inventor
Yoshifumi Ando
Takashi Sakamoto
Kanji Yo
Hisahiro Moriuchi
Sumiaki Takei
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Hitachi Ltd
Renesas Eastern Japan Semiconductor Inc
Original Assignee
Hitachi Tokyo Electronics Co Ltd
Hitachi Ltd
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Publication date
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Priority to DE19813131322 priority patent/DE3131322A1/de
Priority to GB8125368A priority patent/GB2089611B/en
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Priority to MY736/86A priority patent/MY8600736A/xx
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
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    • H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
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    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
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    • H10W44/401—Resistive arrangements

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  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Amplifiers (AREA)
  • Protection Of Static Devices (AREA)

Description

【発明の詳細な説明】 この発明は、半導体集積回路装置、特に絶縁ゲ
ート型電界効果トランジスタ（以下、MISFET
と称する）によつて構成された半導体集積回路装
置（以下、MISICと称する）に関する。
MISICの外部端子には、運搬もしくは取扱い
中において応々にして摩擦静電気などによる異常
高電圧が加えられてしまう。
MISFETのゲート絶縁膜は、通常、比較的小
さい破壊耐圧しかもたず、ゲート電極に上記のよ
うな異常高電圧が加わることによつて破壊してし
まう。
そこで、上記のような破壊を防止するため、通
常、MISIC内にはその外部信号入力用MISFET
に対応してゲート保護素子もしくはゲート保護回
路が設けられている。
しかしながら、上記のような異常高電圧は、
MISIC内の信号出力用MISFETのゲート絶縁膜
をも破壊させる。その結果、上記のようなゲート
保護手段が設けられていることによつて外部信号
入力用MISFETが上記の異常電圧から保護され
るにかかわらずに、MISICは、実質的に動作不
能になつてしまう。
従つて、この発明の１つの目的は、信号出力用
MISFETが異常高電圧に対して保護される半導
体集積回路装置を提供することにある。
この発明の他の目的は、高集積化することがで
き、また信頼性を向上させることができる半導体
集積回路装置を提供することにある。
この発明の更に他の目的は、以下の説明及び図
面から明らかとなるであろう。
この発明に従うと、半導体集積回路装置におい
て、出力電極としてのドレイン電極もしくはソー
ス電極が信号出力用外部端子に接続される信号出
力用MISFETは、そのゲート電極が抵抗手段を
介して駆動手段に接続される。
上記信号出力用外部端子に異常高電圧が加えら
れてしまつた場合でも、上記信号出力用
MISFETのゲート絶縁膜は、上記抵抗手段によ
つて保護される。
前記のような異常高電圧は、意図しない端子に
不所望に加わつてしまう。従つて半導体集積回路
装置が複数の信号出力用外部端子を持つている場
合、上記の抵抗手段は、それぞれの信号出力用外
部端子に信号を供給するためのそれぞれの信号出
力用MISFETに対応して設けられる。
上記信号出力用MISFETは、インバータ回路
形式、ノア回路形式、ナンド回路形式などの種々
の形式の出力バツフア回路を構成することができ
る。
前記のような異常高電圧によるゲート絶縁膜の
破壊は、特に自己整合技術によつて製造されたシ
リコンゲートMISFETのようにゲート電極と出
力電極との間の寄生容量が減少されている信号出
力用MISFETにおいて生じやすい。従つて、本
発明は自己整合技術によつて製造された信号出力
用MISFETを含む半導体集積回路装置に適用す
ることによつて優れた効果を発揮する。
以下、この発明を実施例にもとづいて詳細に説
明する。
第１図は、この発明の一実施例の半導体集積回
路装置において構成される出力バツフア回路OB
及びその駆動回路DAの回路図である。
出力バツフア回路OBは、Ｎチヤンネル
MISFETQ3と、ＰチヤンネルMISFETQ4とから
構成されている。上記ＮチヤンネルMISFETQ3
は、そのソース及び基体ゲートが半導体集積回路
装置ICの電源受給用の外部端子T1に接続されて
おり、同様に上記ＰチヤンネルMISFETQ4は、
そのソース及び基体ゲートが回路の基準電位とさ
れる外部端子T3に接続されている。
上記MISFETQ3とQ4のドレインは、共通接続
されて出力バツフア回路OBの出力端子とされて
いる。この出力端子は図示のように抵抗ROUTを介
して、信号出力用の外部端子T2に接続されてい
る。
上記MISFETQ3とQ4のゲートは共通接続され
て出力バツフア回路OBの入力端子とされてい
る。
駆動回路DAは、ＮチヤンネルMISFETQ1とＰ
チヤンネルMISFETQ2とから構成されている。
上記MISFETQ1とQ2は、上記MISFETQ3，Q4
と同様に端子T1，T3間に直列接続されている。
上記駆動回路DAの出力端子と出力バツフア回
路OBの入力端子は、図示のように抵抗Rioを介し
て接続されている。
上記抵抗Rioは、回路の電源配線等との間に大
きい浮遊容量をもたないようにその構成が考慮さ
れる。
これに対し、上記抵抗ROUTは、回路の電源配線
等との間に比較的大きい浮遊容量をもつようにそ
の構成が考慮される。
第７図は、上記第１図の出力バツフア回路OB
を構成する半導体集積回路装置の平面図を示して
いる。第８図、第９図は、それぞれ上記第７図の
Ａ−A′視部分、Ｂ−B′視部分の断面図を示して
いる。
Ｎ型単結晶シリコンからなる半導体基板１の主
表面には、第７図において２点鎖線で示されたよ
うなパターンでＰ型ウエル領域３が形成されてい
る。上記Ｐ型ウエル領域３のうち、第７図の２点
鎖線で示された部分４１は素子形成領域とされて
いる。
同様に、第７図において、２点鎖線で示された
部分４２，４３はそれぞれ他の素子形成領域とさ
れている。
上記Ｐ型ウエル領域３及び半導体基板１の上記
素子形成領域４１，４２，４３を除く表面は、例
えば第８図から明らかなように、比較的厚い厚さ
とされた酸化シリコンからなる絶縁膜２′又は２
によつて覆われている。
上記素子形成領域４１とするＰ型ウエル領域３
の表面には、第８図のように、Ｎチヤンネル出力
MISFETのソース領域とするためのＮ型半導体
領域４１ａ及び４１ｃ、及びドレイン領域とする
ためのＮ型半導体領域４１ｂが形成されている。
上記Ｎ型半導体領域４１ａ，４１ｂ及び４１ｃ
の間の上記Ｐ型ウエル領域３の表面には比較的薄
い厚さの酸化シリコンからなるゲート絶縁膜を介
してＮ型多結晶シリコンからなるゲート電極４１
ｄが形成されている。上記ゲート電極４１ｄは、
第７図で破線によつて示されているように素子形
成領域４１の周囲の厚い絶縁膜２上にまで延長さ
せられている。
半導体基板１の表面には、第８図のように、酸
化シリコンからなる比較的厚い絶縁膜５が形成さ
れている。
上記絶縁膜は、第７図にＸ印で示された位置に
おいて除去されている。
上記Ｎ型半導体領域４１ａ，４１ｃには、例え
ばアルミニウムからなるソース電極４１ｅが接続
されている。上記ソース電極４１ｅは、第７図の
ように厚い絶縁膜上に延長された電源配線層６３
と連続にされている。なお、上記ソース電極は部
分C1においてＰ型ウエル領域３に接続されてい
る。
上記Ｎ型半導体領域４１ｂには同様にアルミニ
ウムからなるドレイン電極４１ｆが接続されてい
る。上記ドレイン電極４１ｆは、出力配線層６４
と連続にされている。
素子形成領域４３とする半導体基板１上には、
Ｐチヤンネル出力MISFETのソース領域、ドレ
イン領域とするＰ型半導体領域、ゲート電極、ソ
ース電極及びドレイン電極が形成されている。ド
レイン電極４３ｇは、上記出力配線層６４と連続
にされ、ソース電極４３ｈは、電源配線層６５と
連続にされている。上記ソース電極４３は、部分
C2において半導体基板１に接続されている。
Ｎ型多結晶シリコンからなる上記ゲート電極４
１ｄと、Ｐ型多結晶シリコンからなる上記ゲート
電極４３ｆとは、第７図及び第９図のように、配
線層６２を介して接続されている。
上記ゲート電極４１ｄは、図示のように、厚い
絶縁膜上に配置されたＮ型多結晶シリコンからな
る抵抗層４４と連続にされている。上記抵抗層４
４の端部には、駆動回路DAの出力線とされた配
線層６１が接続されている。
出力バツフア回路における出力配線層６４は、
半導体基板１との間にPN接合を構成するように
されたＰ型シリコン領域からなる抵抗領域４２ａ
の一端に接続されている。上記抵抗領域４２ａの
他端には、ボンデイングパツド６６と連続する配
線層が接続されている。
なお特に制限されないが、上記半導体基板はリ
ードフレームのタブ部（図示しない）に取り付け
られ、上記ボンデイングパツドとリードフレーム
とは、公知のワイヤボンデイング技術によつて接
続される。上記半導体基板及びリードフレームが
例えば樹脂封止されることによつて装置が完成す
る。
上記の半導体構造は、公知の製造技術によつて
得ることができる。
上記Ｎチヤンネル出力MISFETにおいて、半
導体領域４ａないし４１ｃは、ゲート電極４１ｄ
をマスクとする公知の自己整合技術によつてつく
られ、従つて上記ゲート電極４１ｄとの間に比較
的小さい寄生容量しかもたない。
同様に上記Ｐチヤンネル出力MISFETの各半
導体領域はゲート電極４３ｆに対して整合させら
れ、上記ゲート電極との間に比較的小さい寄生容
量しかもたない。
抵抗層４４は、厚い絶縁膜２上に形成されてい
ることによつて半導体基板１との間において比較
的小さい寄生容量しかもたない。
この実施例回路によりゲート絶縁膜の破壊の防
止を行なうことができる理由は、この出願に係る
発明者によつて行なわれた出力MISFETの破壊
現象の究明の説明により理解されよう。
静電破壊は、Ｐ、Ｎ両チヤンネル出力
MISFETにおいて越り得るものである。しかし
ながら、理解を容易にするため、第２図において
は、主にＰチヤンネル出力MISFETQ4の、静電
破壊現象を説明するための等価回路を示してい
る。なお、同図においては、以下において説明を
省略する回路部分は、点線により示されている。
第２図において、コンデンサCTは、ボンデイ
ングパツド等外付端子Ｔに関与する寄生容量であ
る。コンデンサCOUTは、上記MISFETQ3，Q4の
共通接続されたドレインと抵抗ROUTとを接続する
出力線に介在する配線容量である。コンデンサ
CDSは、MISFETQ4のドレイン、ソース間に介在
する寄生容量であり、主としてMISFETQ3，Q4
のドレインと、基板との間の接合容量によつて構
成されている。コンデンサCGDは、MISFETQ4の
ゲート、ドレイン間の寄生容量、言い換えれば、
ゲート、ドレイン間のオーバーラツプ容量によつ
て構成されている。コンデンサCGSは、
MISFETQ4のゲート、ソース間の寄生容量、言
い換えれば、ゲート、ソース間のオーバーラツプ
容量によつて構成されている。そして、コンデン
サCINは、駆動回路DAにおける出力容量であり、
主としてMISFETQ1，Q2のドレインと基板との
間の接合容量によつて構成されている。なお、ダ
イオードＤは、ドレイン、基板間における接合に
よつて構成されるダイオードである。
この等価回路において、コンデンサCOUTとコン
デンサCDSとは並列に接続されている。さらに、
直列接続されたコンデンサCGD，CGSは、上記並列
コンデンサCOUT，CDSに並列に接続されている。
上記抵抗ROUTは、上記コンデンサCOUT，CDSと
ともに積分回路を構成している。
上記出力用MISFETQ4のドレイン・ゲート間
の容量とゲート・ソース間の容量とは、上記出力
用MISFETQ4のドレインに加わる電圧に対して
容量分圧回路を構成している。
特に制限されないが、出力用MISFETQ4は、
そのゲート絶縁膜が例えば700〜800Åとされてい
ることによつて約80Vのゲート破壊耐圧を持つよ
うな構成とされる。
自己整合技術によつてつくられた出力用
MISFETにおけるオーバーラツプMIS容量とし
てのコンデンサCGD，CGSの容量値は、極めて小さ
い。例えば、チヤンネル長が6μｍ、チヤンネル
幅が50μｍ程度のMISFETでは、0.01pF程度であ
る。
ICにおいて実質的に構成される容量CDSは例え
ば１〜2pF程度であり、Cput，CTは0.2pF程度であ
る。
上記出力用MISFETのCGD，CGSに比べて、Cio
は、通常、駆動回路DAを構成するMISFETが上
記出力用MISFETに比べて著るしく小型にされ
るにもかかわらずに、pn接合容量によつて主に
構成されることから、0.5〜1pFのように著るしく
大きくなつてしまう。
摩擦電気等の異常高電圧を発生する電圧源は、
第２図のようにスイツチSWを介して直流電源Ｅ
から充電されるコンデンサCEによつて模擬的に
決めることができる。特に制限されないが、上記
コンデンサCEの容量値は、数10ないし数100pF、
例えば200pFとされ、上記直流電源Ｅの出力電圧
は数100V、例えば−250Vとされる。
外部端子T2に異常高電圧が加えられる以前の
初期状態では、上記MISFETQ4のゲート、ドレ
イン及びソースは、例えば相互において等電位に
なつている。
外部端子T2に異常高電圧が加わることによつ
て上記出力用MISFETQ4のドレインが高電圧に
されると、上記容量分圧によつて上記出力用
MISFETQ4のドレイン・ゲート間に電圧が現わ
れることになる。
この実施例から抵抗RINを除去した場合、容量
CINとCGSとが実質的に並列接続されることにな
る。前記のように、CINが大きい容量値を持つて
いることによりCINとCGSとの合成容量は、CGDよ
りもはるかに大きい。そのため、抵抗RINを除去
した場合、MISFETQ4のゲート・ドレイン間に
は、上記ドレイン電圧とほゞ等しい電圧が加わる
ことになる。その結果、MISFETQ4のゲート絶
縁膜が破壊してしまうことになる。
これに対して、この実施例回路に示すように、
抵抗RINを設けた場合は、異常高電圧が加わつて
いる期間においてコンデンサCGSとコンデンサCIN
とを実質的に分離させることができるため、言い
換えれば、抵抗ROUTとコンデンサCDS，COUT等で
決定されるMISFETQ4のドレイン電圧の立ち上
り時定数に対して、抵抗RINとコンデンサCINとに
よる時定数を大きく設定することにより、第３図
に示すように、ゲート電圧VGをコンデンサCGD，
CGDの容量比で分割された略1/2のドレイン電圧
VDとすることができる。したがつて、抵抗RINを
設けない場合に比べ、耐圧を２倍に向上させるこ
とができる。すなわち、ゲート、ドレイン間の耐
圧の２倍のドレイン電圧VDまで静電破壊を防止
することができる。
なお、MISFETQ4のドレイン、基板間のダイ
オードＤのブレークダウンにより、ドレイン電圧
VDは、同図点線で示すように放電されるもので
ある。この場合においても、抵抗RINを設けない
場合には、ゲート電圧VGは略0Vに保持されたま
まであるので、MISFETQ4はオフしたままであ
り、ダイオードＤのブレークダウンのみによつて
放電が行なわれるが、この実施例回路のように抵
抗RINを設けた場合には、ゲート電圧VGを略ドレ
イン電圧VDの1/2とすることができるため、
MISFETQ4をオンさせてドレイン電圧VDの放電
を速くすることができる。
したがつて、ドレイン電圧VDの上昇を抑える
ことができるため、さらにいつそうの耐圧の向上
を図ることができる。
ちなみに、250Vの静電破壊強度を得るための
抵抗RINの抵抗値をシミユレーシヨンで求めた結
果を第４図に示する。同図において、横軸は出力
MISFETのチヤンネル幅Ｗを示し、単位はμｍ
であり、チヤンネル長Ｌは6μｍの一定の場合を
示す。チヤンネル幅50μｍの下では、コンデンサ
CGD，CGSの容量値に換算すると、約0.013pFとな
るものである。た、縦軸は250Vの静電破壊強度
を得るための抵抗RINの抵抗値を示し、単位はＫ
Ωである。
同図から理解されるように、チヤンネル幅Ｗの
増大とともに、コンデンサCGD，CGSの容量値が増
大し、コンデンサCINに対する相対的な容量値が
増大するため、抵抗値RINの抵抗値が小さくてす
むものとなる。
なお、このシミユレーシヨンにおいて、抵抗
ROUTの抵抗値は、200Ωとした場合であり、他の
コンデンサは、前述した通りである。また、以上
の説明は、正の電圧により静電破壊が生じるｎチ
ヤンネルMISFETQ3についても同様である。
この実施例回路においては、静電破壊防止のた
めに、出力MISFETのゲートに抵抗を設けるも
のであるので、出力電流容量を犠牲とすることが
ないから集積度を低下させることもない。
なお、上記抵抗RINは、その抵抗値を２〜6KΩ
程度とするものであるので、前記のように導電性
ポリシリコン層で構成し、抵抗ROUTは出力電流容
量を損なわない範囲で設けることが望ましく、そ
の抵抗値は小さくする必要があることより、抵抗
ROUTを設ける場合は、拡散抵抗層で構成するもの
である。
この発明は、前記実施例に限定されず、出力バ
ツフア回路の回路形式としては、例えば、第５図
に示すように、デプレツシヨン型MISFETQ5で
構成された負荷手段と、エンハンスメント型
MISFETQ6で構成された出力MISFETとによる
インバータ回路であつてもよい。なお、負荷手段
としては、エンハンスメント型MISFETに置き
換えたもの、又はモノリシツクIC内の負荷手段
を省略した構成のオープンドレイン出力回路であ
つてもよい。
さらに、第６図に示すように、インバータ回路
INを設けたインバーテイツドプツシユプル出力
回路においては、出力MISFETQ7のソースと出
力MISFETQ8のドレインとが共通接続されて外
付端子Ｔに電極されるものである。この場合に
は、出力MISFETQ7，Q8のゲートにそれぞれ抵
抗RIN′，RINを設けるものである。
なお、出力バツフア回路はインバータに限定さ
れず、NOR、NAND、等すべてのゲート回路も
しくはオープンドレイン形式のMOSFETによつ
て構成されてもよい。
【図面の簡単な説明】
第１図は、この発明の一実施例を示す回路図、
第２図は、その等価回路図、第３図は、静電破壊
現象を説明する電圧波形図、第４図は、抵抗RIN
の抵抗値と、MISFETのチヤンネル幅Ｗとの相
関関係を示す特性図、第５図、第６図は、それぞ
れこの発明の他の一実施例を示す回路図、第７図
は出力バツフア回路を構成するMISFETの平面
図、第８図及び第９図はそれぞれ第７図のＡ−
A′部分、Ｂ−B′部分における断面図である。

Claims (1)

  1. 【特許請求の範囲】 １ 外部端子と、上記外部端子に与えられるべき
    信号をその出力電極に出力する信号出力用絶縁ゲ
    ート型電界効果トランジスタと、上記信号出力用
    絶縁ゲート型電界効果トランジスタのゲート電極
    に供給されるべき駆動信号を形成する駆動回路と
    を備えてなる半導体集積回路装置であつて、上記
    出力電極に加わる異常電圧に応じて上記信号出力
    用絶縁ゲート型電界効果トランジスタのゲート絶
    縁膜に加わる電圧を減少せしめるように作用する
    第１の抵抗手段が、上記ゲート電極と上記駆動回
    路の出力端子との間に設けられてなることを特徴
    とする半導体集積回路装置。 ２ 特許請求の範囲第１項に記載の半導体集積回
    路装置において、上記出力電極は、第２の抵抗手
    段を介して上記外部端子に接続されてなることを
    特徴とする半導体集積回路装置。 ３ 特許請求の範囲第２項に記載の半導体集積回
    路装置において、上記第１の抵抗手段は、上記信
    号出力用絶縁ゲート型電界効果トランジスタが形
    成された半導体基体上に絶縁膜を介して形成され
    た抵抗体層から構成され、上記第２の抵抗手段は
    上記半導体基体とpn接合を構成するようにされ
    た半導体抵抗層から構成されてなることを特徴と
    する半導体集積回路装置。 ４ 特許請求の範囲第１項ないし第３項のうちの
    １に記載の半導体集積回路装置において、上記信
    号出力用絶縁ゲート型電界効果トランジスタは、
    そのゲート電極に対しそのドレイン、ソース領域
    が自己整合されたトランジスタからなることを特
    徴とする半導体集積回路装置。 ５ 特許請求の範囲第４項に記載の半導体集積回
    路装置において、上記第１の抵抗手段は、半導体
    基板上に絶縁膜を介して形成された多結晶シリコ
    ン層からなることを特徴とする半導体集積回路装
    置。 ６ 特許請求の範囲第１項ないし第５項のうちの
    １に記載の半導体集積回路装置において、上記第
    １の抵抗手段は、屈曲された平面パターンを持つ
    て半導体基板上に形成されてなることを特徴とす
    る半導体集積回路装置。 ７ 複数の外部端子と、上記各外部端子にそれぞ
    れ与えられるべき信号をその出力電極に出力する
    複数の信号出力用絶縁ゲート型電界効果トランジ
    スタと、上記複数の信号出力用絶縁ゲート型電界
    効果トランジスタのそれぞれのゲート電極に供給
    されるべき駆動信号を形成する駆動回路とを備え
    てなる半導体集積回路装置であつて、上記各出力
    電極に加わる異常電圧に応じて上記各信号出力用
    絶縁ゲート型電界効果トランジスタのゲート絶縁
    膜に加わる電圧を減少せしめるように作用する抵
    抗手段が、上記ゲート電極と上記駆動回路の出力
    端子との間に設けられてなることを特徴とする半
    導体集積回路装置。
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