JPS5961045A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

Info

Publication number
JPS5961045A
JPS5961045A JP57171977A JP17197782A JPS5961045A JP S5961045 A JPS5961045 A JP S5961045A JP 57171977 A JP57171977 A JP 57171977A JP 17197782 A JP17197782 A JP 17197782A JP S5961045 A JPS5961045 A JP S5961045A
Authority
JP
Japan
Prior art keywords
shaped groove
etching
grooves
bird
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP57171977A
Other languages
English (en)
Inventor
Hiroshi Goto
広志 後藤
Akira Tabata
田畑　晃
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP57171977A priority Critical patent/JPS5961045A/ja
Priority to DE8383305442T priority patent/DE3379700D1/de
Priority to EP83305442A priority patent/EP0107902B1/en
Priority to US06/535,342 priority patent/US4509249A/en
Publication of JPS5961045A publication Critical patent/JPS5961045A/ja
Priority to US07/582,000 priority patent/USRE34400E/en
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
    • H10W10/01—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
    • H10W10/01—Manufacture or treatment
    • H10W10/041—Manufacture or treatment of isolation regions comprising polycrystalline semiconductor materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
    • H10W10/40—Isolation regions comprising polycrystalline semiconductor materials

Landscapes

  • Element Separation (AREA)
  • Local Oxidation Of Silicon (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （ａ）　　発明の技１１＋：ｊ分野 本１１ｊ明は半導体装置の製造方法のうち、特に誘？ｌ
ｉ　１４＜による素子１ｔ１分離領域（より０ＩＥＬ　
ｔ、ｔｏｎ　ｊｉｂ域）の改善きれた形成方法に関する
。
（ｂ）　　従来技術と問題、欝 半部体集積四路（４ｃ）においては、半導体基板トに多
数の回路素子が設けられ、これらの回路素子相互間？Ｌ
−（社）気的に絶縁するため、素子間分胤狽域が形成さ
れる。このような素子１．ｌｊ１分離領域の形成は２従
ｒａｉ＋にばＰ　Ｎ接合分離方式が１４−１いられてい
たが、寄生容量が少なくて動作速度が速くなるなど電気
的特注向上の利点があるために、最近は誘電１本分両方
式が主体となってきた。
この誘ｌ４ｆ１本分１４方式のうち、工ＯＰ（工Ｓ○−
ｇｏ、し１０ｎ　　ｗｉ、ｔｂ　　０ｘｉｃＬｅ　　ａ
ｎｄ　　Ｐｏ４ｙｓｊ−の、ｃｏｎ　　）法がバイポー
ラ形半Ｉｇ体集積回路に広く用いられており、それはエ
ツチングによって膚を形成し、その内面に二酸化シリコ
ン（Ｓ：１０２）Ｈ換を介して多結晶シリコン膜ｆ６：
埋め込む方法である。この工ＯＰ法において、初Ｗ」に
はエツチングの結晶方位依存性を利Ｌ（」シラエツトエ
ツチングでＶ形状の溝を形成して、Ｖ形溝力・らなる素
子間分離領域奮設ける方法が採られていた。ところが、
最近ドライエツチング法の発展と共に、ドライエツチン
グでＵ字形状の溝を形成し、Ｕ形溝からなる分離領域を
設ける方法が汎用化されてきた。それは、Ｖ形溝からな
る分離領域よりも一層小さな分離領域の形成が１１」ｉ
＋ヒＣ１１じのＩＲＩ集偵化に（・實めて有効であるか
らでりる。
しかしながら、このようなＵ形溝からなる素子間分離１
羽域にも、なお品集積化き阻訂するなどの不貝計な問題
があり、次にその口形溝分離領域の従来の形１戊方法と
間、′ｌｌＩ点を、況明する。躬１図ないし第３区ｌは
ｆｌＩｌ：来工桿の一実施例による形１戊工稈ｊ唄（既
安１〕ｒ面図をボしており、先づ第１図に示すようｉテ
Ｐ　ｉＱ　シリコン糸体１に積層されだｎ＋型シリコン
層２およびｒｌ型シリコン層３の」−面に選択的に５ｉ
Ｏ３１１１シｊ４（この５ｊ−０２膜はシリコンＷｉを
傷めないだめの緩衝層となる）を介して電化シリコン（
Ｓｉ３Ｎ４　）　＃　５を形成し、これをマスクとして
リアクティブイオンエツチング（ドライエツチングの−
４４）によってＵ形溝６を窓あけする。こ−で、ｎ＋型
シリコン切２はバイポーラ型半部体緊子の埋没層となる
もので、−ｎ型７９７７Ｍ３ｒｉベース。
エミッタが形成さｎる６半導体索子領域となるものでめ
る。
次いで、ｆ３２図にボすように高温「綬化して、Ｕ形溝
６の内面にγ専いＳｉＯ２ｉｌ！Ｊ７を形Ｆ戊した俵、
多結晶シリコン１模８’Ｃ，ｆ＆、泊させて、Ｕ形溝６
内を充填し、同時にＳｉ３Ｎ４膜上に付フ８した余分の
多結晶シリコン膜（図示していない）はａｆ磨又はエツ
チングによって除去する。この１摩、Ｕ形溝６内は四部
となるように過ＩＷに多結晶シリコン映をエツチングす
る。
欠いで、第３図に不すようにｔｏｏｏ〜１１００Ｃの高
湿度で数時間熱処理し、Ｕ形溝６内の多結晶シリコン膜
８の北部を咽化して、１換ｊ早１μ〃ｚ程度のＳｉＯ２
ＩＩ旬９奮形成する。この場片、５ｉ０２　ｒｙＡが生
成されると庫槓は約２倍に９１ｆＪして、表１が平均化
される。ところで、このように厚い５１０２膜９をＵ形
溝の湘子間分離領域玉に設けるわけは、高集（前出する
ｉＣにおいて、・ンオールドベース　（ＶＪＢ−１ｅｅ
ＣＪ−Ｂａ５ｅ　）　するい＋ｄウォールドエミッタ（
Ｖｖ’ａｅ＆ｅｄ　Ｅｍｉｔｔｅｒ　）　　と称し、ベ
ースやエミッタの両０１１１をこの分離領域に当接させ
て、いわゆるセルファライン方式でベースやエミッタを
形成スるためで、これらの頌吠形成のためＳｉＯ２膜を
除去して窓りけする際、ト豹の多結晶シリコン膜８が蕗
出しないように七Ｋｒｌの５ｉ０２　＋侯９をブご分に
貯、くしておくものである。その池にも５ｉ０２　＋）
ν、Ｉ全厚くすればＪ（−］七面にノ［〉成する１ｉ［
！線Ｍ７の愕生谷１；上が少なくなるメＩ）果もえられ
る。第４図はウンｒ−ルトベーヌ１　（１τｎ’＜１．
／こ図で、と記の多結晶シリ：１ン映８が閣出しやすい
部分１ｃで示す◇ しかしながら、このようにＳ；１０２　＋１９９　ｆ厚
く形成すること＋ｄ、ａｓ８図に示しているようにバー
ズビーク（Ｂｉｒｃｈ’ｓ　１３ｅａｋ　）　Ｈやパー
スヘット（Ｂｉｒ（ｉ’５）ｌｅａｄ、　）　Ｈ’ｉ全
余生せるコ、！：　ｆ　、１）す、５１０２　ｄＺ４９
の１応ｊ≠が＋Ｉ＾い稈、これらは大きく成長する。こ
のバーズビークＢは５１３Ｎ４１ｐＪ　５の−［に喰い
込んで生成される５ｉ０２１１努で、バース′ヘツＦ’
　Ｈは表面の１；ｎ域周囲に生じて、溝側壁のシリコン
酸化のために押し北けられる５１０２　ｍである。この
ようなバーズヘットＨは高さ０．８μｍ）１に達する賜
合があり、またバーズビークはｒｌＪｌ、５μｍにも達
するｉ片もあって、バーズヘッドは表面の凹凸を激しく
して、多層配線形成を困難にし、バーズビークは横方向
に延びて素子間分離領域をＩムくすることになるため、
特に市集槓化會ｐｉｔ　Ｗする偲影１ｊが大きく、折角
鎖側なＵ形溝に形成しても、充分その効果かえられない
問題がある。
（Ｃ）　　開明の目的 ７Ｐ：開明の目的は北部の問題中、？１余云し、バーズ
ビークおよびバーズヘッドが軸止じない形１戊万ｌ去、
即ちＩＣのＥわ＋＝ｆ　ｔｗ　ｅ向上し、且つ表面を平
坦化する素子間分離領域の彫成力゛法勿ｆｊＥ案するも
のである。
（Ｌｌｌ　　９ら明のｆＡ　ｉＪｙ。
でのＦ」的は半り≠陸基恢囲にアイソレーション用ｔ７
４を形成し、該溝内τ、的縁縁１模介して多結晶手心（
イ）すと絶縁１模とで埋める半導体装置の製画方法であ
って、該溝内ｌに絶縁線を岐覆した後、該溝内の所定深
さまでを多結晶半導俸肴で充填し、次いでその上に少な
くとも半導体基板主面にまで達する厚さに絶縁俟全堆積
して該Ｕ形溝を埋める製造方法によって達成することが
できる。
（ｅ）　　発明の実施例 以）：、１３１間を参照して一実施例により詳細に説明
する。第５図ないし第９図は、本発明にか−る形１戊工
桿１１１旧θｔば０図で、先づ第５図に示すようにＰ型
シリコン仏体１１にｎ＋型シリコン准１２およびｒｌ型
シリコン豹１３を槓１ｔａｌ　Ｌ　（これらをシリコン
基板と総称する）、その北にｌｌ央厚１０００人の５ｉ
０２映１４τノ１多成し、そのＬに１１匁４？０００人
の５ｉ３Ｎ４Ｉｌ倫１５ケ彼着した後、リソグラフィ技
術を用いて選択的にエツチングして素子量分１４領域を
窓あけし、ドライエツチングによって深さ４〜５μ”　
＋　Ｉ＃＜　２〜３μｍのＵ字形状の溝１６を形成する
。
ドライエツチングは四塩化炭素（ＣＣム）と三塩化硼素
＜　ＢＣｌａ　＞との混ａガヌを用いたりアクディグイ
オンエツチングであり、そのため垂直にエツチングきれ
、またｎ＋型シリコン層１２およびｎａシリコン層１３
の厚層上３ｔＬ−ｔ′れ１．５μｍ１１であるから、深
さ４〜５μｍ１７のＵ形溝は両層を突き抜けてＰ型シリ
コン層板に達する溝になる。尚、連常の、［ＣＭ！ｉ！
造工程において、次の工程でこのＵ形溝底面に硼素をイ
オン注入して、Ｐ＋型域を溝底部］ぼ下に形１視し、チ
ャネＩレストツバ層としているが１、ｆ：足間の特俵と
する形成方法にＩば徽関係かうすいため、このＰ＋型域
形成金隙外して説明する。
仄いで、第６図にボすように高ｌ晶酸化処理してＵ形溝
１６内面に１挨１享２０００〜３０００人　の８１０２
１漢１７を形成した改、ノンドープ多結晶シリコン１模
１８を化学気相成長（ＣＶＤ）法で被着して、完全にＵ
形＠１６内部を充填する。次いで、第７図に示すように
苛性カリ又は硝酸と弗酸との混舒腋の何れかを用いたウ
ェットエツチングに、より５ｉ３１’１４１１ｋｉ　１
．５　Ｈの多結晶シリコン膜１８をエツチング除去し、
四にＵ形溝１６内の丘部０．５〜１μｍでもエツチング
除去する。
次いで、第８図に示すようにバイアススパッタ法にてＳ
ｉ○２膜１９全１９と面に破着さぜる。バイアススパッ
タ法とはシリコン基板にバイアス電圧を印加しておいて
、表面にｓｉｏ、、　ｌ漢をｍ着させる方法で、Ｕ形溝
内面などの凸部に被覆しやすい方法である。あるいは、
その池に減圧ＣＶＤ法を用いてｓ：ｔｏ２１漢１９全１
９させても、カバレージ（Ｃｏｖｅｒａ（ζｅ；波覆性
）は良い。次いで・１５９図にボすように弗ｆｆ＆’　
ｋ　Ｆ＋Ｊいるウェットエツチング又はトリフロロメタ
ン（ＣトＩＦ３）ガスを用いるドライエツチングによっ
てＳｉ３Ｎ＋ｌｌａ　ｌ　５のと面に被盾したＳ１０２
１１Ｉｌｌｉを除去する。このエツチング方法はと記の
バイアススパッタ法で６１０２１１１４１９を彼ノａし
た場合に好儀な方法であるが、ＣＶＬＩ法で５１０２１
模を破着した場合には化学的にポリッシュ（（ｄ［若）
して除去する方法が適している。
以降の工程は、公知の製法によって５１３Ｎ４映１５お
よびｂ　１０２１１？、’４をエツチング除去して、素
子領域１ｍｒ露出させ、半導体素子その曲の回琵系子を
形成する。
（ｆ）　　発明の効果 以とが本発明にか＼る一実施例の説明であるが。
このような半導体装置の製造方法によれば素子間分離領
域にバーズビーク並びにバーメ゛ヘッドの元止がなくな
って、素子間分離領域が鎖側化され。
しかも表面が平坦化される。したがって、本発明によれ
ばＬＳＩ、ＶＬＳＩなど１Ｃ金一層高集積化させる効果
の大きいものである。
尚、本発明はＵ形溝のみならず、従前のＶ形溝からなる
素子ｉＭ３分離・ｒｉｊｌ域プレ成に適用しても、同様
の幼呆かえられるものである。
【図面の簡単な説明】
第１図ないし−ｊ’；　３図は素子１ｊ１］分、進ρロ
域の従来の形成工程１１県−ｆ閣図、第４図はその間践
貞、を示す断面図、第５区々いし第９１イ１は本うｄ明
にかｋる形成工程１１１μ断面図である。 図中、１，１１はＰ型シリコン層陣、２，１２Ｑよｌ〕
　型シリコン層、３，１３はｌｌｐシリコン胎、４、１
４は５ＩＯ２ＩＩＩＡ！、５，１５は５ｊ−３Ｎ４映、
６゜１６ばＵ形溝、７，１７はＵ形溝内面のＳｉ、０２
模、８．１８は多結晶シリコン１換、９，１９ばＵ形溝
丘）化の５１０２　ｉ模を２５す。 第　１　図 第２図 第４図 第５図 第６図 第７］鎮 第８図 ９

Claims (1)

    【特許請求の範囲】
  1. 半＋ｊＪ、陸捕板面にアイソレーション用ｌ酢を形成し
    、該溝内を絶縁１摸を介して多結話手４陣恥と絶縁膜と
    で埋める半部１４り装置の製造方法であって、核溝内面
    に卯３縁１挨をｍ稜した後、該構内の所定深さまでを多
    結晶半部不用で充填し、次いでその丘に少なくとも手心
    ｌ＋基板主面に寸で淫する１早さに絶縁膜を堆積して該
    ｔ７ｉ　ｋ埋める工程が含捷れてなることを待機とする
    半導体装置の製造方法。
JP57171977A 1982-09-29 1982-09-29 半導体装置の製造方法 Pending JPS5961045A (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP57171977A JPS5961045A (ja) 1982-09-29 1982-09-29 半導体装置の製造方法
DE8383305442T DE3379700D1 (en) 1982-09-29 1983-09-16 A method for fabricating isolation regions in semiconductor devices
EP83305442A EP0107902B1 (en) 1982-09-29 1983-09-16 A method for fabricating isolation regions in semiconductor devices
US06/535,342 US4509249A (en) 1982-09-29 1983-09-23 Method for fabricating isolation region in semiconductor devices
US07/582,000 USRE34400E (en) 1982-09-29 1990-09-14 Method for fabricating isolation region in semiconductor devices

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP57171977A JPS5961045A (ja) 1982-09-29 1982-09-29 半導体装置の製造方法

Publications (1)

Publication Number Publication Date
JPS5961045A true JPS5961045A (ja) 1984-04-07

Family

ID=15933246

Family Applications (1)

Application Number Title Priority Date Filing Date
JP57171977A Pending JPS5961045A (ja) 1982-09-29 1982-09-29 半導体装置の製造方法

Country Status (4)

Country Link
US (1) US4509249A (ja)
EP (1) EP0107902B1 (ja)
JP (1) JPS5961045A (ja)
DE (1) DE3379700D1 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62125663A (ja) * 1985-11-26 1987-06-06 Nec Corp 半導体記憶装置
US6197661B1 (en) 1997-06-16 2001-03-06 Nec Corporation Semiconductor device with trench isolation structure and fabrication method thereof

Families Citing this family (42)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2104722B (en) * 1981-06-25 1985-04-24 Suwa Seikosha Kk Mos semiconductor device and method of manufacturing the same
JPS5935445A (ja) * 1982-08-24 1984-02-27 Nippon Telegr & Teleph Corp <Ntt> 半導体装置の製造方法
US4819054A (en) * 1982-09-29 1989-04-04 Hitachi, Ltd. Semiconductor IC with dual groove isolation
US4771328A (en) * 1983-10-13 1988-09-13 International Business Machine Corporation Semiconductor device and process
JPS6083346A (ja) * 1983-10-14 1985-05-11 Hitachi Ltd 半導体集積回路装置
US4689656A (en) * 1984-06-25 1987-08-25 International Business Machines Corporation Method for forming a void free isolation pattern and resulting structure
US4526631A (en) * 1984-06-25 1985-07-02 International Business Machines Corporation Method for forming a void free isolation pattern utilizing etch and refill techniques
JPS6156446A (ja) * 1984-08-28 1986-03-22 Toshiba Corp 半導体装置およびその製造方法
US4674173A (en) * 1985-06-28 1987-06-23 Texas Instruments Incorporated Method for fabricating bipolar transistor
US5462767A (en) * 1985-09-21 1995-10-31 Semiconductor Energy Laboratory Co., Ltd. CVD of conformal coatings over a depression using alkylmetal precursors
JPS6281727A (ja) * 1985-10-05 1987-04-15 Fujitsu Ltd 埋込型素子分離溝の形成方法
US4671970A (en) * 1986-02-05 1987-06-09 Ncr Corporation Trench filling and planarization process
JPS62208670A (ja) * 1986-03-07 1987-09-12 Toshiba Corp 半導体装置の製造方法
US4767722A (en) * 1986-03-24 1988-08-30 Siliconix Incorporated Method for making planar vertical channel DMOS structures
US5034785A (en) * 1986-03-24 1991-07-23 Siliconix Incorporated Planar vertical channel DMOS structure
US4666556A (en) * 1986-05-12 1987-05-19 International Business Machines Corporation Trench sidewall isolation by polysilicon oxidation
US4903107A (en) * 1986-12-29 1990-02-20 General Electric Company Buried oxide field isolation structure with composite dielectric
JPH0727974B2 (ja) * 1988-04-26 1995-03-29 三菱電機株式会社 半導体記憶装置の製造方法
US4876214A (en) * 1988-06-02 1989-10-24 Tektronix, Inc. Method for fabricating an isolation region in a semiconductor substrate
JP2666384B2 (ja) * 1988-06-30 1997-10-22 ソニー株式会社 半導体装置の製造方法
JP2593524B2 (ja) * 1988-07-25 1997-03-26 株式会社東芝 半導体装置の製造方法
US5105253A (en) * 1988-12-28 1992-04-14 Synergy Semiconductor Corporation Structure for a substrate tap in a bipolar structure
US5061653A (en) * 1989-02-22 1991-10-29 Texas Instruments Incorporated Trench isolation process
US5049521A (en) * 1989-11-30 1991-09-17 Silicon General, Inc. Method for forming dielectrically isolated semiconductor devices with contact to the wafer substrate
US5296392A (en) * 1990-03-06 1994-03-22 Digital Equipment Corporation Method of forming trench isolated regions with sidewall doping
US5065217A (en) * 1990-06-27 1991-11-12 Texas Instruments Incorporated Process for simultaneously fabricating isolation structures for bipolar and CMOS circuits
KR920020676A (ko) * 1991-04-09 1992-11-21 김광호 반도체 장치의 소자분리 방법
US5112772A (en) * 1991-09-27 1992-05-12 Motorola, Inc. Method of fabricating a trench structure
US5236863A (en) * 1992-06-01 1993-08-17 National Semiconductor Corporation Isolation process for VLSI
US5795495A (en) * 1994-04-25 1998-08-18 Micron Technology, Inc. Method of chemical mechanical polishing for dielectric layers
JPH07326659A (ja) 1994-06-02 1995-12-12 Hitachi Ltd 半導体集積回路装置の製造方法
US6097072A (en) * 1996-03-28 2000-08-01 Advanced Micro Devices Trench isolation with suppressed parasitic edge transistors
US6049135A (en) * 1996-05-28 2000-04-11 Kabushiki Kaisha Toshiba Bed structure underlying electrode pad of semiconductor device and method for manufacturing same
US5834358A (en) * 1996-11-12 1998-11-10 Micron Technology, Inc. Isolation regions and methods of forming isolation regions
JP2002510139A (ja) 1998-01-15 2002-04-02 コーネル・リサーチ・ファンデーション・インコーポレイテッド ミクロ加工デバイスのトレンチアイソレーション
US6107157A (en) * 1998-02-27 2000-08-22 Micron Technology, Inc. Method and apparatus for trench isolation process with pad gate and trench edge spacer elimination
US6413822B2 (en) * 1999-04-22 2002-07-02 Advanced Analogic Technologies, Inc. Super-self-aligned fabrication process of trench-gate DMOS with overlying device layer
US20020071169A1 (en) 2000-02-01 2002-06-13 Bowers John Edward Micro-electro-mechanical-system (MEMS) mirror device
US6753638B2 (en) 2000-02-03 2004-06-22 Calient Networks, Inc. Electrostatic actuator for micromechanical systems
US6544863B1 (en) 2001-08-21 2003-04-08 Calient Networks, Inc. Method of fabricating semiconductor wafers having multiple height subsurface layers
US7728339B1 (en) 2002-05-03 2010-06-01 Calient Networks, Inc. Boundary isolation for microelectromechanical devices
US12103843B2 (en) 2021-01-20 2024-10-01 Calient.Ai Inc. MEMS mirror arrays with reduced crosstalk

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS504245A (ja) * 1973-05-15 1975-01-17
JPS5834942A (ja) * 1981-08-27 1983-03-01 Toshiba Corp 半導体装置の製造方法
JPS5898943A (ja) * 1981-12-09 1983-06-13 Nec Corp 半導体装置の製造方法
JPS58153349A (ja) * 1982-03-08 1983-09-12 Nec Corp 半導体装置の製造方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3411051A (en) * 1964-12-29 1968-11-12 Texas Instruments Inc Transistor with an isolated region having a p-n junction extending from the isolation wall to a surface
US4104086A (en) * 1977-08-15 1978-08-01 International Business Machines Corporation Method for forming isolated regions of silicon utilizing reactive ion etching
JPS5534442A (en) * 1978-08-31 1980-03-11 Fujitsu Ltd Preparation of semiconductor device
US4255207A (en) * 1979-04-09 1981-03-10 Harris Corporation Fabrication of isolated regions for use in self-aligning device process utilizing selective oxidation
US4238278A (en) * 1979-06-14 1980-12-09 International Business Machines Corporation Polycrystalline silicon oxidation method for making shallow and deep isolation trenches
US4473598A (en) * 1982-06-30 1984-09-25 International Business Machines Corporation Method of filling trenches with silicon and structures

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS504245A (ja) * 1973-05-15 1975-01-17
JPS5834942A (ja) * 1981-08-27 1983-03-01 Toshiba Corp 半導体装置の製造方法
JPS5898943A (ja) * 1981-12-09 1983-06-13 Nec Corp 半導体装置の製造方法
JPS58153349A (ja) * 1982-03-08 1983-09-12 Nec Corp 半導体装置の製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62125663A (ja) * 1985-11-26 1987-06-06 Nec Corp 半導体記憶装置
US6197661B1 (en) 1997-06-16 2001-03-06 Nec Corporation Semiconductor device with trench isolation structure and fabrication method thereof

Also Published As

Publication number Publication date
US4509249A (en) 1985-04-09
EP0107902A3 (en) 1986-06-11
EP0107902A2 (en) 1984-05-09
DE3379700D1 (en) 1989-05-24
EP0107902B1 (en) 1989-04-19

Similar Documents

Publication Publication Date Title
JPS5961045A (ja) 半導体装置の製造方法
WO1993008596A1 (fr) Procede pour la fabrication de dispositifs a semiconducteurs
JPS631753B2 (ja)
JPH0427702B2 (ja)
JPH05849B2 (ja)
JPS59135743A (ja) 半導体装置およびその製造方法
JPS6098655A (ja) 半導体装置
JPH0488658A (ja) 半導体装置およびその製造方法
JPS59182538A (ja) 半導体装置およびその製造方法
JPH0488657A (ja) 半導体装置とその製造方法
JPH0447979B2 (ja)
JPH0666257B2 (ja) 半導体膜の製造方法
JP2688090B2 (ja) 半導体装置の製造方法
JP2812013B2 (ja) 半導体装置の製造方法
JPS6358370B2 (ja)
JPS6136381B2 (ja)
JPH063809B2 (ja) 半導体装置
JPS5885520A (ja) 半導体装置の製造方法
JPS628007B2 (ja)
JPS58192344A (ja) 半導体装置及びその製造方法
JPH0257701B2 (ja)
JP5674304B2 (ja) Ｓｏｉウェハの製造方法
JPS6059738B2 (ja) 半導体装置の製造方法
JPH0420261B2 (ja)
JPH02138757A (ja) 半導体装置の製造方法