JPS5898956A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS5898956A JPS5898956A JP56197827A JP19782781A JPS5898956A JP S5898956 A JPS5898956 A JP S5898956A JP 56197827 A JP56197827 A JP 56197827A JP 19782781 A JP19782781 A JP 19782781A JP S5898956 A JPS5898956 A JP S5898956A
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- JP
- Japan
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- oxide film
- layer
- forming
- region
- polysilicon
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- Pending
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/0112—Integrating together multiple components covered by H10D8/00, H10D10/00 or H10D18/00, e.g. integrating multiple BJTs
- H10D84/0116—Integrating together multiple components covered by H10D8/00, H10D10/00 or H10D18/00, e.g. integrating multiple BJTs the components including integrated injection logic [I2L]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/02—Manufacture or treatment characterised by using material-based technologies
- H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
- H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
Landscapes
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
α話語１に片ゾ古−−２ピ〆。（、積よい、４８子、以
下ＩＬという）に関する。
下ＩＬという）に関する。
Ｉ”Ｌは電え注入素子としての横方向ＰＮＰ）ランジス
タと、キャリヤ増幅素子としての縦方向逆動作ＮＰＮ）
ランジスタが一体となり、しかも、ＰＮＰ）フンジスタ
のコレクタとＮＰＮ）ランジスタのペースが共通に形成
され、リニア回路と同一基板上に形成できる論理素子と
して優れている。
タと、キャリヤ増幅素子としての縦方向逆動作ＮＰＮ）
ランジスタが一体となり、しかも、ＰＮＰ）フンジスタ
のコレクタとＮＰＮ）ランジスタのペースが共通に形成
され、リニア回路と同一基板上に形成できる論理素子と
して優れている。
しかしながら、Ｉ” Ｌを高速化するためにヲ諜子寸法
の縮小化が不可欠であり、その縮小化のためにいろいろ
な方法が提案されている。その−例は第１図に示すよう
に、不純物を含んだポリシリコン層によりＮＰＮ）ラン
ジスタのコレクタ領域をつくる方法である。すなわち、
第１図（４）のごとくＮｍ層１に選択的に分離用酸化膜
２をつくり、フィルド酸化膜３をマスクにしてインジェ
クタ領域４′およびベース領域４をつくり、コレクタ領
域形成のために不純物を含んだポリシリコン層５を形成
し、酸化膜６および窒化Ｊｌ１７によりこのボリシリコ
ン層５を所定のパターン形状にしている。
の縮小化が不可欠であり、その縮小化のためにいろいろ
な方法が提案されている。その−例は第１図に示すよう
に、不純物を含んだポリシリコン層によりＮＰＮ）ラン
ジスタのコレクタ領域をつくる方法である。すなわち、
第１図（４）のごとくＮｍ層１に選択的に分離用酸化膜
２をつくり、フィルド酸化膜３をマスクにしてインジェ
クタ領域４′およびベース領域４をつくり、コレクタ領
域形成のために不純物を含んだポリシリコン層５を形成
し、酸化膜６および窒化Ｊｌ１７によりこのボリシリコ
ン層５を所定のパターン形状にしている。
このように、ポリシリコン層５を所定形状にエツチング
するために窒化膜７及び酸化ａ６を必要とする。さらに
、ポリシリコン層５ｆｔ選択酸化した場合にフィールド
に酸化膜を付けないために窒化膜８な必要とする。
するために窒化膜７及び酸化ａ６を必要とする。さらに
、ポリシリコン層５ｆｔ選択酸化した場合にフィールド
に酸化膜を付けないために窒化膜８な必要とする。
しかし、このようにして酸化すると、第１図５）に示す
ように、ポリシリコンｌ１５と単結晶シリコン層４との
界面付近の酸化膜厚９′が薄くなり、ＡＩ電極１１を形
成した時、ｆＬのコレクタ領域ｌＯとベース領域４を短
絡させるおそれがあり耐圧が下がるという欠点がある。
ように、ポリシリコンｌ１５と単結晶シリコン層４との
界面付近の酸化膜厚９′が薄くなり、ＡＩ電極１１を形
成した時、ｆＬのコレクタ領域ｌＯとベース領域４を短
絡させるおそれがあり耐圧が下がるという欠点がある。
また窒化膜８を選択的にエツチングするための目合わせ
マージンも必要となって（第１図（ｉ））素子の縮小化
のさまたげとなる。尚、９はポリシリコン層５表面の酸
化膜である。
マージンも必要となって（第１図（ｉ））素子の縮小化
のさまたげとなる。尚、９はポリシリコン層５表面の酸
化膜である。
本発明の目的は、かかる従来方法の欠点を解決するとと
もに、簡単な製造方法で目合わせマージンを必要としな
いＩ’ Ｌの製造方法と構造機供するものである。
もに、簡単な製造方法で目合わせマージンを必要としな
いＩ’ Ｌの製造方法と構造機供するものである。
本発明は、高圧、低温で醸化処理を施すと、不純物を含
んだ多結晶半導体層上に単結晶半導体層上よりも数倍の
厚さの酸化膜が形成される事を利用したものであり、以
下に図面により本発明の製法を詳細に説明する。
んだ多結晶半導体層上に単結晶半導体層上よりも数倍の
厚さの酸化膜が形成される事を利用したものであり、以
下に図面により本発明の製法を詳細に説明する。
第２図は本発明の製造方法の一実施例を示す。
まず、Ｗ＆２図（１）のように、ｎ型基板１に形成され
た選択酸化膜２及び基板１上のフィールド酸化膜３をマ
スクとしてｆＬのインジェクタ４“及び共通ベース領域
４を接合深さ１μ、層抵抗１にΩ／口で形成する。
た選択酸化膜２及び基板１上のフィールド酸化膜３をマ
スクとしてｆＬのインジェクタ４“及び共通ベース領域
４を接合深さ１μ、層抵抗１にΩ／口で形成する。
次に、第２回動）のように、Ｎ形不純物、例、ｔｔｆヒ
素またはリンを添加したポリシリコン層を層抵抗８〜１
６Ω／口で形成し、フォトレジスト等な用いて選択的に
エツチングしてＩ” Ｌのコレクタとなる部分５，５１
０み残す。しかる後、６００Ｃ程度の低温で、高圧（９
気圧程度）の酸素雰囲気中で酸化することによりて、ヒ
素またはリン添加ポリシリコン層５，５ｔには、低濃度
単結晶シリコン基板に比べ″Ｃ５倍以上の厚さで、電気
的、化学的に良質の酸化膜６が形成される。また、単結
晶基板上にも酸化膜７が形成される。
素またはリンを添加したポリシリコン層を層抵抗８〜１
６Ω／口で形成し、フォトレジスト等な用いて選択的に
エツチングしてＩ” Ｌのコレクタとなる部分５，５１
０み残す。しかる後、６００Ｃ程度の低温で、高圧（９
気圧程度）の酸素雰囲気中で酸化することによりて、ヒ
素またはリン添加ポリシリコン層５，５ｔには、低濃度
単結晶シリコン基板に比べ″Ｃ５倍以上の厚さで、電気
的、化学的に良質の酸化膜６が形成される。また、単結
晶基板上にも酸化膜７が形成される。
この酸化１１に６．７の形成時にポリシリコン層５゜５
′からの不純物拡散により非常に浅い接合のコレクタ領
域が形成され得る。必要ならさらに熱処理を施して所望
のコレクタ領域１０．１０’ をつくってもよい。そ
の後、単結晶シリコン基板上のフィールド頷化膜７なす
べ℃エツチングすることによっ℃、酸化膜６，７の厚さ
の差だけポリシリコン層５，５”上に酸化ＭＩＩ ｓ
＋が残る。この状態で、もし必要ならインジェクタ４
＋、ベース４にボロン拡散して層抵抗ｔｏｏｋ／口程度
の高濃度Ｐ影領域な形成しても良い。次に全面に無添加
またはボロン添加のポリシリコン層１２を３００〜５０
０Ａ（Ｏ厚さに成長する。必要ならば熱処理してポリシ
リコン層８からボロンを拡散し、ベースコンタクトとな
る部分に高濃度Ｐ影領域を形成してもよい（第２図（Ｃ
））。
′からの不純物拡散により非常に浅い接合のコレクタ領
域が形成され得る。必要ならさらに熱処理を施して所望
のコレクタ領域１０．１０’ をつくってもよい。そ
の後、単結晶シリコン基板上のフィールド頷化膜７なす
べ℃エツチングすることによっ℃、酸化膜６，７の厚さ
の差だけポリシリコン層５，５”上に酸化ＭＩＩ ｓ
＋が残る。この状態で、もし必要ならインジェクタ４
＋、ベース４にボロン拡散して層抵抗ｔｏｏｋ／口程度
の高濃度Ｐ影領域な形成しても良い。次に全面に無添加
またはボロン添加のポリシリコン層１２を３００〜５０
０Ａ（Ｏ厚さに成長する。必要ならば熱処理してポリシ
リコン層８からボロンを拡散し、ベースコンタクトとな
る部分に高濃度Ｐ影領域を形成してもよい（第２図（Ｃ
））。
次に、その上にアルミニウム１ｉｉｌｌを１〜２μ厚さ
蒸着し、その後、フォトレジスト等をマスクに配線パタ
ーンをエツチングで形成する（第２図（ｄ））。
蒸着し、その後、フォトレジスト等をマスクに配線パタ
ーンをエツチングで形成する（第２図（ｄ））。
以上のようにして形成されたＩ’Ｌは次のような特徴を
有する。すなわち、Ｉ” Ｌのコレクタ １０゜１０’
を形成するのに窒化膜等の複雑な工程を必要とせず、ま
たコレクタ・ベース間の余裕も、自己整合にすることに
よっ℃極め℃小さくできる。この時、コレクタ・ベース
間耐圧は高圧酸化層にすることで著しく教書される。ま
た、アルミニウム電極１１の下にポリシリコン層１２を
置くことにより、インジェクタとしての横形ＰＮＰ）ラ
ンジスタのエミッタ中の不純物量が減小することなく注
入効率を大きくすることができ、また小さいコンタクト
孔に対してアルミニウム電極の陥没が起こることもない
。
有する。すなわち、Ｉ” Ｌのコレクタ １０゜１０’
を形成するのに窒化膜等の複雑な工程を必要とせず、ま
たコレクタ・ベース間の余裕も、自己整合にすることに
よっ℃極め℃小さくできる。この時、コレクタ・ベース
間耐圧は高圧酸化層にすることで著しく教書される。ま
た、アルミニウム電極１１の下にポリシリコン層１２を
置くことにより、インジェクタとしての横形ＰＮＰ）ラ
ンジスタのエミッタ中の不純物量が減小することなく注
入効率を大きくすることができ、また小さいコンタクト
孔に対してアルミニウム電極の陥没が起こることもない
。
以上説明したように、本発明によって複雑な製造工程を
必要とせずに極めて小さい面積のｆＬを自己整合的に製
造でき、その半導体装置の高集積化に及ぼす効果は着し
い。
必要とせずに極めて小さい面積のｆＬを自己整合的に製
造でき、その半導体装置の高集積化に及ぼす効果は着し
い。
第１図（ａｌ、 （ｂ）は従来方法によるＩ２Ｌの製造
方法の一例を示す工程断面図で、第２図（５１）乃至（
ｄ）は本発明の一実施例を示す工程断面図である。 １はＮ形基板、２は分離用酸化膜、３はフィールド酸化
膜、４はＰ形ベース領域、４′・・・Ｐ形インジェクタ
領域、５，５１は不純蝋Ａｓ又はＰ）添加ポリシリコン
、６はポリシリコン酸化膜、７はポリシリコン上の窒化
膜、８はフィールド窒化膜９．９１はポリシリコンの選
択酸化膜、１０はコレクタ、１１はアルミ電極、１２は
不純物添加（ボロン）または無添加ポリシリコンをそれ
ぞれ示す。 箔 ｌ 図
方法の一例を示す工程断面図で、第２図（５１）乃至（
ｄ）は本発明の一実施例を示す工程断面図である。 １はＮ形基板、２は分離用酸化膜、３はフィールド酸化
膜、４はＰ形ベース領域、４′・・・Ｐ形インジェクタ
領域、５，５１は不純蝋Ａｓ又はＰ）添加ポリシリコン
、６はポリシリコン酸化膜、７はポリシリコン上の窒化
膜、８はフィールド窒化膜９．９１はポリシリコンの選
択酸化膜、１０はコレクタ、１１はアルミ電極、１２は
不純物添加（ボロン）または無添加ポリシリコンをそれ
ぞれ示す。 箔 ｌ 図
Claims (1)
- 一導電屋の半導体領域上の一部に他の導電製の不純物を
有する多結晶半導体層を形成する工程と高圧・低温の酸
化雰囲気中で酸化することにより上記多結晶半導体層上
に上記半導体領域上の他の部分に形成される酸化膜より
も厚い酸化膜を形成する工程と、上記多結晶半導体層か
らの不純物の拡散により上記半導体領域に他の導ｔｍ＜
の半導体領域を形成する工程と、少にくとも上記半導体
領域上の他の部分に形成された酸化膜の厚さ分だけ全面
の酸化膜を除去する工程と、露出した上記半導体領域上
に導体層を形成する工程とを含んでなる半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56197827A JPS5898956A (ja) | 1981-12-09 | 1981-12-09 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56197827A JPS5898956A (ja) | 1981-12-09 | 1981-12-09 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5898956A true JPS5898956A (ja) | 1983-06-13 |
Family
ID=16380995
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56197827A Pending JPS5898956A (ja) | 1981-12-09 | 1981-12-09 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5898956A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5676562A (en) * | 1979-11-29 | 1981-06-24 | Toshiba Corp | Manufacture of semiconductor integrated circuit |
| JPS5678139A (en) * | 1979-11-29 | 1981-06-26 | Toshiba Corp | Manufacture of semiconductor integrated circuit |
-
1981
- 1981-12-09 JP JP56197827A patent/JPS5898956A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5676562A (en) * | 1979-11-29 | 1981-06-24 | Toshiba Corp | Manufacture of semiconductor integrated circuit |
| JPS5678139A (en) * | 1979-11-29 | 1981-06-26 | Toshiba Corp | Manufacture of semiconductor integrated circuit |
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