JPS5898977A - 不揮発性メモリ - Google Patents
不揮発性メモリInfo
- Publication number
- JPS5898977A JPS5898977A JP56198119A JP19811981A JPS5898977A JP S5898977 A JPS5898977 A JP S5898977A JP 56198119 A JP56198119 A JP 56198119A JP 19811981 A JP19811981 A JP 19811981A JP S5898977 A JPS5898977 A JP S5898977A
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- JP
- Japan
- Prior art keywords
- gate
- floating gate
- insulating film
- source
- drain
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/68—Floating-gate IGFETs
- H10D30/681—Floating-gate IGFETs having only two programming levels
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、電気的書換え可能な半導体不揮発性メモリに
関する。
関する。
フローティングゲート構造（以下、２ムＭＯ５型という
）の不揮発性メモリは、第１図の断面図に示すように、
１は半導体基板％２はフローティングゲート、３はゲー
ト絶縁膜、４Ｆｉゲ一ト間の絶縁膜、６はコントロール
ゲート％６．７はソースおよびドレインの各拡散領域で
なる構造をそなえている。そして、上記ソースおよびド
レインの各領域６．７は基板の導電型とは逆の導電型を
有する拡散層で形成される。８．９はアルミニウム電極
配線、１０は局部的に形成された厚膜酸化膜である。通
常、この種のメモリは絶縁膜４を介して二重構造のゲー
ト電極を設けるが、・ミターン形成過程として、最初に
コントロールゲート６を形成したのち、自己整合型めエ
ツチング工程によりフローティングゲート２を形成する
という工程がとられるため、製造プロセスとしては、か
なり高度のものが要求される。
）の不揮発性メモリは、第１図の断面図に示すように、
１は半導体基板％２はフローティングゲート、３はゲー
ト絶縁膜、４Ｆｉゲ一ト間の絶縁膜、６はコントロール
ゲート％６．７はソースおよびドレインの各拡散領域で
なる構造をそなえている。そして、上記ソースおよびド
レインの各領域６．７は基板の導電型とは逆の導電型を
有する拡散層で形成される。８．９はアルミニウム電極
配線、１０は局部的に形成された厚膜酸化膜である。通
常、この種のメモリは絶縁膜４を介して二重構造のゲー
ト電極を設けるが、・ミターン形成過程として、最初に
コントロールゲート６を形成したのち、自己整合型めエ
ツチング工程によりフローティングゲート２を形成する
という工程がとられるため、製造プロセスとしては、か
なり高度のものが要求される。
一方、メモリ情報の消去手段として光エネルギーを用い
るもので、紫外光を用いて消去する場合、直接光がフロ
ーティングゲートに当れば、消去時間は更に短縮できる
が、かかる二重構造では、実際にはフローティングゲー
ト迄紫外光が届きにくい欠点がある。また、この自己整
合形影状を有するメモリ素子単位体（以下、単にメモリ
セルという）を横切って、アルミニウム配線をするため
に。
るもので、紫外光を用いて消去する場合、直接光がフロ
ーティングゲートに当れば、消去時間は更に短縮できる
が、かかる二重構造では、実際にはフローティングゲー
ト迄紫外光が届きにくい欠点がある。また、この自己整
合形影状を有するメモリ素子単位体（以下、単にメモリ
セルという）を横切って、アルミニウム配線をするため
に。
りん濃度の高いりんガラス膜（以下ＰＳＧ膜と略す）に
よるグラスフローが採用されることが多い。
よるグラスフローが採用されることが多い。
ＰＳＧ膜中のりん濃度が高い場合には、水分を吸着し易
いためプラスチックパッケージ化には不利である。なお
、電気的書換え可能な記憶素子ｃ以下、ＥＡＲＯＭと略
す）の場合には、紫外線を照射する窓ガラスをつける必
要がないため、プラスチックパッケージでも良いが、上
記の理由によシブラスチックパッケージ化が進まないの
も現実である。
いためプラスチックパッケージ化には不利である。なお
、電気的書換え可能な記憶素子ｃ以下、ＥＡＲＯＭと略
す）の場合には、紫外線を照射する窓ガラスをつける必
要がないため、プラスチックパッケージでも良いが、上
記の理由によシブラスチックパッケージ化が進まないの
も現実である。
本発明は段差がゆるやかで、かつフローティングゲート
下にコントロールゲートを有する新規な構造を有する不
揮発性メモリを提供するものであり、またこのメモリは
電気的に書換え可能なＥＡＲＯＭとして用いることがで
きるものである０断面構造である。半導体基板１１の上
に、分離用の絶縁物厚膜１２（例えばＬＯＧＯＳプロセ
スによる酸化膜）を形成し、基麩々及対導電型の拡散層
によるコントロールゲート１３を形成したのち。
下にコントロールゲートを有する新規な構造を有する不
揮発性メモリを提供するものであり、またこのメモリは
電気的に書換え可能なＥＡＲＯＭとして用いることがで
きるものである０断面構造である。半導体基板１１の上
に、分離用の絶縁物厚膜１２（例えばＬＯＧＯＳプロセ
スによる酸化膜）を形成し、基麩々及対導電型の拡散層
によるコントロールゲート１３を形成したのち。
ゲート絶縁膜１４を形成し、次にフローティングゲート
１６を形成する。ここで上記コントロールゲート１３と
フローティングゲート１５との間の眉間絶縁膜１６は、
例えば酸化膜や窒化膜あるいはそれらの多層構造が用い
らｔ、前記ゲート絶縁膜１４と同一でもよいし、または
別組織でもよい。
１６を形成する。ここで上記コントロールゲート１３と
フローティングゲート１５との間の眉間絶縁膜１６は、
例えば酸化膜や窒化膜あるいはそれらの多層構造が用い
らｔ、前記ゲート絶縁膜１４と同一でもよいし、または
別組織でもよい。
フローティングゲート１５は通常、モリブデン等の高融
点金属またはポリシリコンが用いられる。
点金属またはポリシリコンが用いられる。
１７はフローティングゲート１６上の絶縁膜である。１
８はチャネル領域である。第２図（ａ）をこれと直交す
る向きのＩ−Ｉ・断面でみると、第２図０））のように
なっておｊ５，１９．２０はソース、ドレイン拡散領域
である。
８はチャネル領域である。第２図（ａ）をこれと直交す
る向きのＩ−Ｉ・断面でみると、第２図０））のように
なっておｊ５，１９．２０はソース、ドレイン拡散領域
である。
第３図□１ 、 （ｂ）は本発明の別の実施例を示すも
のであり％（ａｌはチャンネルの直角方向の断面図であ
る。０））はチャンネル方向の３ｂ−３ｂ′断面図を表
わす。半導体基板２１の上に分離用酸化物の厚膜２２、
ゲート絶縁膜２３を形成する。２４は第１コントロール
’ｙ ）、２５は第２コントロールゲート、２６はフ
ローティングゲート、２７．２８はソース、ドレイン領
域、２９．３０はアルミニウム配線、３１はゲート間絶
縁膜である。ゲート絶縁膜２３はコントロールゲート２
４，２５を形成後、基板のシリコン表面を酸化すること
で形成される。上記各実施例でわかるように、本発明装
置は、１３と同様の拡散によるコントロールゲート２４
．２５の上に、１６と同様のフローティングゲート２６
を形成したことが従来と大きく異なる点である。
のであり％（ａｌはチャンネルの直角方向の断面図であ
る。０））はチャンネル方向の３ｂ−３ｂ′断面図を表
わす。半導体基板２１の上に分離用酸化物の厚膜２２、
ゲート絶縁膜２３を形成する。２４は第１コントロール
’ｙ ）、２５は第２コントロールゲート、２６はフ
ローティングゲート、２７．２８はソース、ドレイン領
域、２９．３０はアルミニウム配線、３１はゲート間絶
縁膜である。ゲート絶縁膜２３はコントロールゲート２
４，２５を形成後、基板のシリコン表面を酸化すること
で形成される。上記各実施例でわかるように、本発明装
置は、１３と同様の拡散によるコントロールゲート２４
．２５の上に、１６と同様のフローティングゲート２６
を形成したことが従来と大きく異なる点である。
次に本発明の不揮発性メモリの動作を第２図により説明
する。動作は通常の７１ＭＯ８型メモリと同様である。
する。動作は通常の７１ＭＯ８型メモリと同様である。
コントロールゲート電極１３に電圧を印加することで容
量結合によりフローティングゲート１６に電圧が誘起さ
れ、ＭＯＳ）ランジスタはオン状態となり、電流は、チ
ャンネル領域（第２図では１８）を図に垂直方向に流れ
る。かかるトランジスタの導電チャンネル形成により。
量結合によりフローティングゲート１６に電圧が誘起さ
れ、ＭＯＳ）ランジスタはオン状態となり、電流は、チ
ャンネル領域（第２図では１８）を図に垂直方向に流れ
る。かかるトランジスタの導電チャンネル形成により。
同チャンネルで加速される電子いわゆるホットエレクト
ロンが生じ、これがフローティングゲートに注入される
。この注入電子によりフローティングゲート１６の電位
は１次第に低くなり、遂にほこのＭＯＳ ）ランジスタ
はオフ状態となる。これが書込動作である。一方消去動
作は、紫外線を照射するか、あるいはさらにコントロー
ルゲート１３に高電圧を印加し、フローティングゲート
１６に注入された電子をコントロールゲート１３側に抜
き出すか、あるいはドレイン又はソース領域から逆の電
導キャリア即ち正孔全注入することでフローティングゲ
ート１６中の電子と再結合させ、初期状態に戻すかのい
ずれかの方法を用いれば良い。
ロンが生じ、これがフローティングゲートに注入される
。この注入電子によりフローティングゲート１６の電位
は１次第に低くなり、遂にほこのＭＯＳ ）ランジスタ
はオフ状態となる。これが書込動作である。一方消去動
作は、紫外線を照射するか、あるいはさらにコントロー
ルゲート１３に高電圧を印加し、フローティングゲート
１６に注入された電子をコントロールゲート１３側に抜
き出すか、あるいはドレイン又はソース領域から逆の電
導キャリア即ち正孔全注入することでフローティングゲ
ート１６中の電子と再結合させ、初期状態に戻すかのい
ずれかの方法を用いれば良い。
本発明は、従来用いられてきた二層ゲートの形成過程で
用いられるような自己整合形エッチング工程を必要とし
ないものであり、７１ＭＯ８型メモリとしてフローティ
ングゲート下にコントロールタートを設けた構造である
０ また、第３図の等価回路を第４図で表わす。第４図中、
ＦＧはフローティング電極）、Ｓｕｎは基板、Ｇ１．Ｇ
２１ｊ第１．第２コントロールゲートである。Ｃ１はＧ
１とＦＧ間容量、Ｃ２はＦＧとＳｕＢ間容量、Ｃ５はＦ
Ｇと０２間容量、Ｃ４はＦＧ。
用いられるような自己整合形エッチング工程を必要とし
ないものであり、７１ＭＯ８型メモリとしてフローティ
ングゲート下にコントロールタートを設けた構造である
０ また、第３図の等価回路を第４図で表わす。第４図中、
ＦＧはフローティング電極）、Ｓｕｎは基板、Ｇ１．Ｇ
２１ｊ第１．第２コントロールゲートである。Ｃ１はＧ
１とＦＧ間容量、Ｃ２はＦＧとＳｕＢ間容量、Ｃ５はＦ
Ｇと０２間容量、Ｃ４はＦＧ。
ソー１８間容量、 ＣｓはＦＧ、ドレイン間容量、Ｓ。
Ｄはソース、ドレイン拡散領域を示す。この装置の動作
についてのべると、今、ソース、ドレイ石ＳｕＢ、ＦＧ
、Ｃ１，Ｇ２（７）各電位を、それぞれ、” ＋ ｖＤ
ｒ ｖｌ！ｌｕＢ ｒ ｖＦＧ ｌｖＧ １ ＊ ｖ
Ｄ２とすれば１フローテイングゲートの電位は次式で表
わされる。
についてのべると、今、ソース、ドレイ石ＳｕＢ、ＦＧ
、Ｃ１，Ｇ２（７）各電位を、それぞれ、” ＋ ｖＤ
ｒ ｖｌ！ｌｕＢ ｒ ｖＦＧ ｌｖＧ １ ＊ ｖ
Ｄ２とすれば１フローテイングゲートの電位は次式で表
わされる。
但し、ＶＢｕＢ ＝ Ｖｓ ＝ Ｏとした。今、ＣＩ、
０３）Ｃ２とする。このメモリセルに電荷が注入され、
い°わゆる書込まれた状態でのフローティングゲートの
電位は、 ここでＱは注入された電荷量である。次に、このメモリ
セルの書込動作について説明する。書込時には＊ ｖＧ
ｌ ＝ＶＧ２ ＝＝ＶＧとすれば、フローティングゲー
トＶｉ、（３）式で表わされる電位までに上昇し。
０３）Ｃ２とする。このメモリセルに電荷が注入され、
い°わゆる書込まれた状態でのフローティングゲートの
電位は、 ここでＱは注入された電荷量である。次に、このメモリ
セルの書込動作について説明する。書込時には＊ ｖＧ
ｌ ＝ＶＧ２ ＝＝ＶＧとすれば、フローティングゲー
トＶｉ、（３）式で表わされる電位までに上昇し。
メモリセルは１オン１状態になる。そして、このメモリ
セルが導通すると、いわゆるチャンネルインジェクショ
ンにより、電荷がフローティングゲートに注入される。
セルが導通すると、いわゆるチャンネルインジェクショ
ンにより、電荷がフローティングゲートに注入される。
今％Ｎチャンネル形メモリセルを考えると、電子電流が
流れることにより、電子がフローティングゲートに注入
される。従ってフローティングゲート電位は下がり、や
がてフローティングゲートをゲート電極とするトランジ
スタは、その閾値ｖＴより下がれば電流は流れなくなる
。即ち、このメモリセルは外部からみれば、ｖＴが上昇
し書込状態となる。
流れることにより、電子がフローティングゲートに注入
される。従ってフローティングゲート電位は下がり、や
がてフローティングゲートをゲート電極とするトランジ
スタは、その閾値ｖＴより下がれば電流は流れなくなる
。即ち、このメモリセルは外部からみれば、ｖＴが上昇
し書込状態となる。
次に消去時には、一方のコントロールゲートの電位、例
えばＶＧ１＝Ｏとすればフローティングゲ−４の電位は
ＶＧ２電圧で決まる電位となり、Ｖａ２とフローティン
グ電極Ｇ２との間に高い電界を加える。この高電界によ
り、電荷はフローティングゲートからコントロールゲー
トＧ２側へ抜き出される。書込時及び消去時のコントロ
ールゲートに印加する電圧ｖＧとフローティング電極に
かかる電圧ｖｙｅとの比は、それぞれ次式となる。書込
時には、 一方、消去時には。
えばＶＧ１＝Ｏとすればフローティングゲ−４の電位は
ＶＧ２電圧で決まる電位となり、Ｖａ２とフローティン
グ電極Ｇ２との間に高い電界を加える。この高電界によ
り、電荷はフローティングゲートからコントロールゲー
トＧ２側へ抜き出される。書込時及び消去時のコントロ
ールゲートに印加する電圧ｖＧとフローティング電極に
かかる電圧ｖｙｅとの比は、それぞれ次式となる。書込
時には、 一方、消去時には。
Ｃ３。
Ｖｙｅ／Ｖｃ＝ Ｖａ ・・・・・・・・・・
・・・・・・・・・・・・・・・・・（５１Ｃ丁 この様に、フローティングゲート下に設けた２つのコン
トロールゲートの電［−コントロールすることで、書込
、消去を電気的に行なうことを可能としたＩＣＡＲＯＭ
が達成でき、またこの不揮発性メモリは、従来用いられ
ていた二層ゲートの自己整合形エツチング技術も必要と
しないため、製造法も比較的容易である。
・・・・・・・・・・・・・・・・・（５１Ｃ丁 この様に、フローティングゲート下に設けた２つのコン
トロールゲートの電［−コントロールすることで、書込
、消去を電気的に行なうことを可能としたＩＣＡＲＯＭ
が達成でき、またこの不揮発性メモリは、従来用いられ
ていた二層ゲートの自己整合形エツチング技術も必要と
しないため、製造法も比較的容易である。
即ち、本発明によると、従来フローティングゲート上に
形成されていたコントロールゲートを、フローティング
ゲートの下側に形成した拡散層を利用して設けたので、
従来の二層ポリシリコンを同時にエッチする自己整合形
のエツチング技術を用いるものにくらべて、本構造では
その必要がなく、製造プロセスも比較的簡単となる。ま
た動作メカニズムは、従来のＦＡＭＯ８型メモリと同じ
である。さらに応用例として、フローティングゲート下
のコントロールゲートを複数個設けることで、電気的に
書込、消去を容易にしたＫＡＲＯＭも達成可能である。
形成されていたコントロールゲートを、フローティング
ゲートの下側に形成した拡散層を利用して設けたので、
従来の二層ポリシリコンを同時にエッチする自己整合形
のエツチング技術を用いるものにくらべて、本構造では
その必要がなく、製造プロセスも比較的簡単となる。ま
た動作メカニズムは、従来のＦＡＭＯ８型メモリと同じ
である。さらに応用例として、フローティングゲート下
のコントロールゲートを複数個設けることで、電気的に
書込、消去を容易にしたＫＡＲＯＭも達成可能である。
一方紫外光を用いて消去する場合、光を直接フローティ
ングゲートに照射することが可能であるため、消去特性
は非常に良好である。
ングゲートに照射することが可能であるため、消去特性
は非常に良好である。
第１図はｙムＭＯ８型不揮発性メモリの従来の構造断面
図、第２図（ａｌ 、 （ｂｌ及び第３図ｆａｌ 、
（ｂ）は本発明によるＦＡＭＯ８型不揮発性メモリの各
実施例の構造断面図、第４図は第３図に示した不揮発性
メモリの電気的特性を表わすための等価回路図である。 １１．２１・・・・・・半導体基板、１２．２２・・・
・・・局部形成厚膜、１６．２６・・・・・・フローテ
ィングゲート、 １３．２４．２５・・・・・・コン
トロールケート、１４．２３・・・・・・ゲート酸化膜
、１６，１９．２７・・・・・・ソース拡散層、２０．
２８・・・・・・ドレイン拡散層、３１・・・・・・ゲ
ート間酸化膜。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名１！
１図 第２図 第３図 ２７ ２６／
図、第２図（ａｌ 、 （ｂｌ及び第３図ｆａｌ 、
（ｂ）は本発明によるＦＡＭＯ８型不揮発性メモリの各
実施例の構造断面図、第４図は第３図に示した不揮発性
メモリの電気的特性を表わすための等価回路図である。 １１．２１・・・・・・半導体基板、１２．２２・・・
・・・局部形成厚膜、１６．２６・・・・・・フローテ
ィングゲート、 １３．２４．２５・・・・・・コン
トロールケート、１４．２３・・・・・・ゲート酸化膜
、１６，１９．２７・・・・・・ソース拡散層、２０．
２８・・・・・・ドレイン拡散層、３１・・・・・・ゲ
ート間酸化膜。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名１！
１図 第２図 第３図 ２７ ２６／
Claims (1)
- 一導電型半導体基板上に反対導電型のソースおよびドレ
インの各領域を有し、ゲート絶縁膜を介して前記ソース
およびドレインの開領域間にフローティングゲートを有
し、前記ソースおよびドレインの各領域の外周辺を素子
分離用絶縁膜で形成し、前記ソースあるいはドレインの
いずれかの領域に隣接し前記分離用絶縁膜により電気的
に絶縁して形成した前記半導体基板と反対導電型不純物
拡散層によるコントロールゲートを有し、前記ゲート絶
縁膜を介して前記ソース・ドレインの開領域間から前記
コントロールゲート上まで前記フローティングゲートの
一部が延長された構造を有することを特徴とする不揮発
性メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56198119A JPS5898977A (ja) | 1981-12-08 | 1981-12-08 | 不揮発性メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56198119A JPS5898977A (ja) | 1981-12-08 | 1981-12-08 | 不揮発性メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5898977A true JPS5898977A (ja) | 1983-06-13 |
Family
ID=16385769
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56198119A Pending JPS5898977A (ja) | 1981-12-08 | 1981-12-08 | 不揮発性メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5898977A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6122664A (ja) * | 1984-07-11 | 1986-01-31 | Hitachi Ltd | 半導体記憶装置の製造方法 |
| US5383162A (en) * | 1991-08-26 | 1995-01-17 | Hitachi, Ltd. | Semiconductor memory device |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5197345A (ja) * | 1975-01-17 | 1976-08-26 |
-
1981
- 1981-12-08 JP JP56198119A patent/JPS5898977A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5197345A (ja) * | 1975-01-17 | 1976-08-26 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6122664A (ja) * | 1984-07-11 | 1986-01-31 | Hitachi Ltd | 半導体記憶装置の製造方法 |
| US5383162A (en) * | 1991-08-26 | 1995-01-17 | Hitachi, Ltd. | Semiconductor memory device |
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