JPS59100565A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS59100565A JPS59100565A JP57210158A JP21015882A JPS59100565A JP S59100565 A JPS59100565 A JP S59100565A JP 57210158 A JP57210158 A JP 57210158A JP 21015882 A JP21015882 A JP 21015882A JP S59100565 A JPS59100565 A JP S59100565A
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- Japan
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- wiring
- alloy
- aluminum
- tin
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- Granted
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/60—Electrodes characterised by their materials
- H10D64/62—Electrodes ohmically coupled to a semiconductor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
- H10D62/83—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge
Landscapes
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ） 発明の技術分野
本発明は半導体装置の構造に係シ、特に浅い接合を有す
る半導体装置に配設されるアルミニウム電極配線の構造
に関する。
る半導体装置に配設されるアルミニウム電極配線の構造
に関する。
（ｂ） 技術の背景
高集積度のバイポーラＩＣのエミツタ層等、浅い接合を
有するｎ型拡散領域は、通常、ｐ型半導体基体面に多結
晶シリコ４層を介して堆積されたりん珪酸ガラス（ＰＳ
Ｇ）からシん（Ｐ）を固相−固相・拡散させて形成する
（ウオツシつ、ド・エミッタ法）。そして該浅い拡散層
に対するアルミニウム（Ａｌ）配線の接続に際しては、
Ａｌが拡散層内にもぐシ込んで接合を破壊するのを防止
するために、前記多結晶シリコン層上にＡｌ配線ノ（タ
ーンが形成される。従ってこのよう々構造に於てはＡ［
配線パターンの下部には全域にわたって多結晶シリコン
層が配設されているので、表面保護絶縁膜の成長等配線
パターンが形成されて後の４００〜４５０〔℃〕程度の
熱処理工程に於て、多結晶シリコンがＡｌ配線中に過飽
和に溶は込んで析出し、配線抵抗を増大せしめるという
問題がある。
有するｎ型拡散領域は、通常、ｐ型半導体基体面に多結
晶シリコ４層を介して堆積されたりん珪酸ガラス（ＰＳ
Ｇ）からシん（Ｐ）を固相−固相・拡散させて形成する
（ウオツシつ、ド・エミッタ法）。そして該浅い拡散層
に対するアルミニウム（Ａｌ）配線の接続に際しては、
Ａｌが拡散層内にもぐシ込んで接合を破壊するのを防止
するために、前記多結晶シリコン層上にＡｌ配線ノ（タ
ーンが形成される。従ってこのよう々構造に於てはＡ［
配線パターンの下部には全域にわたって多結晶シリコン
層が配設されているので、表面保護絶縁膜の成長等配線
パターンが形成されて後の４００〜４５０〔℃〕程度の
熱処理工程に於て、多結晶シリコンがＡｌ配線中に過飽
和に溶は込んで析出し、配線抵抗を増大せしめるという
問題がある。
又一方ＩＣの高集積化が進み、配線が微細化されて配線
に流れる電流密度が高まって来ると）純Ａｌからなる配
線に於ては、長時間通電を行った際公知のエレクトロ・
マイグレーション効果によシ断線を生ずるという問題が
あシ、該エレクトロ・マイグレーション効果を減殺して
配線寿命を増加せしめる手段として、４層％）以下程度
の銅（Ｃｕ）若しくはマグネシウム（Ｍｇ）を含有せし
めたＡｌ−Ｃｕ合金配琺成るいけＡｌ−Ｍｇ合金配線が
多く用いられるようになって来た。
に流れる電流密度が高まって来ると）純Ａｌからなる配
線に於ては、長時間通電を行った際公知のエレクトロ・
マイグレーション効果によシ断線を生ずるという問題が
あシ、該エレクトロ・マイグレーション効果を減殺して
配線寿命を増加せしめる手段として、４層％）以下程度
の銅（Ｃｕ）若しくはマグネシウム（Ｍｇ）を含有せし
めたＡｌ−Ｃｕ合金配琺成るいけＡｌ−Ｍｇ合金配線が
多く用いられるようになって来た。
しかしながら該Ａｌ−Ｃｕ合金配線若しくは１−Ｍｇ合
金配線を、前述した方法で浅い接合を形成したＩＣ基板
の多結晶シリコン層上に形成した際には、前述したよう
な配線形成後の熱処理によって配線内へのシリコン結晶
の析出が促進され、且つ析出結晶の形状も純Ａｌの場合
に比べて大型化するため、配線抵抗が大幅に増大してＩ
Ｃの動作速度を低下させるという問題を生ずる。第１図
はシリコン結晶が析出したＡｌ−Ｃｕ若しくは１−Ｍｇ
合金配線を模式的に示したもので、図中１はＡｌ−Ｃｕ
若しくはＡｌ−Ｍｇ合金配線、２はシリコン析出結晶、
３は多結晶シリコン層を表わしている。
金配線を、前述した方法で浅い接合を形成したＩＣ基板
の多結晶シリコン層上に形成した際には、前述したよう
な配線形成後の熱処理によって配線内へのシリコン結晶
の析出が促進され、且つ析出結晶の形状も純Ａｌの場合
に比べて大型化するため、配線抵抗が大幅に増大してＩ
Ｃの動作速度を低下させるという問題を生ずる。第１図
はシリコン結晶が析出したＡｌ−Ｃｕ若しくは１−Ｍｇ
合金配線を模式的に示したもので、図中１はＡｌ−Ｃｕ
若しくはＡｌ−Ｍｇ合金配線、２はシリコン析出結晶、
３は多結晶シリコン層を表わしている。
（ｃ）従来技術と問題点
そこでＡｌ−Ｃｕ合金配線若しくはＡｌ−Ｍｇ合金配線
を用いた場合、析出シリコン結晶を多結晶シリコン層に
接する下層部のみに閉じ込めるために、従来第２図に示
すように例えばＡｄ−Ｃｕ合金配置９工の下層に近い部
分に高融点配線材料として多用されているチタン・タン
グステン（Ｔ ｉ −Ｗ）合金層４からなる５００〜１
５００ ＣＸ）程度の厚さのブロッキング層を挾み込ん
だ構造が試みられ、Ａｌ−Ｃｕ合金配線１に於ける下層
部５以外でのシリコン結晶の析出は防止された。
を用いた場合、析出シリコン結晶を多結晶シリコン層に
接する下層部のみに閉じ込めるために、従来第２図に示
すように例えばＡｄ−Ｃｕ合金配置９工の下層に近い部
分に高融点配線材料として多用されているチタン・タン
グステン（Ｔ ｉ −Ｗ）合金層４からなる５００〜１
５００ ＣＸ）程度の厚さのブロッキング層を挾み込ん
だ構造が試みられ、Ａｌ−Ｃｕ合金配線１に於ける下層
部５以外でのシリコン結晶の析出は防止された。
しかしこの構造に於てはＴｉ−Ｗ合金のシリコンに対す
る反応性が極めて強いため、電極コンタクト部に於て多
結晶シリコン層の下部の例えば浅いエミツタ層のシリコ
ンまで該Ｔｉ−Ｗ合金層に食われ、エミツタ層の接合が
破壊されてエミッターヘース（Ｅ−Ｂ）ショート障害が
誘起されるという問題があった。
る反応性が極めて強いため、電極コンタクト部に於て多
結晶シリコン層の下部の例えば浅いエミツタ層のシリコ
ンまで該Ｔｉ−Ｗ合金層に食われ、エミツタ層の接合が
破壊されてエミッターヘース（Ｅ−Ｂ）ショート障害が
誘起されるという問題があった。
（ｄ） 発明の目的
本発明は上記問題点に鑑み、シリコンに対する反応性が
なく、且つ遮蔽効果が充分なシリコンのブロック層を底
部近傍に配設したｊＷ！ −Ｃｕ若しくはＡｌ−Ｍｇ層
からなる配線構造を提供するものでアシ、その目的とす
るところは配線の品質及び信頼性を高めて、半導体ＩＣ
の性能及び信頼性を向上せしめるにある。
なく、且つ遮蔽効果が充分なシリコンのブロック層を底
部近傍に配設したｊＷ！ −Ｃｕ若しくはＡｌ−Ｍｇ層
からなる配線構造を提供するものでアシ、その目的とす
るところは配線の品質及び信頼性を高めて、半導体ＩＣ
の性能及び信頼性を向上せしめるにある。
（ｅ） 発明の椙”成
即ち本発明は半導体装置に於て、アルミニウム若しくは
アルミニウム合金からなる第１層と、窒化チタンからな
る第２層と、アルミニウムー銅Ｏ合金若しくはアルミニ
ウムーマグネシウム・合金からなる第３層が、下部よシ
順次積層されてなる金属配線を具備してなることを特徴
とする。
アルミニウム合金からなる第１層と、窒化チタンからな
る第２層と、アルミニウムー銅Ｏ合金若しくはアルミニ
ウムーマグネシウム・合金からなる第３層が、下部よシ
順次積層されてなる金属配線を具備してなることを特徴
とする。
（ｆ） 発明の実施例
以下本発明を実施例について、図を用い詳細に説明する
。
。
第３図は本発明に於ける金属配線構造の一実施例を示す
断面図、第４図は本発明の半導体装置に於ける一実施例
の要部断面図である。
断面図、第４図は本発明の半導体装置に於ける一実施例
の要部断面図である。
本発明の特徴とする金属配線は、該配線が直に接するシ
リコン（Ｓｔ）基板、エピタキシャル層。
リコン（Ｓｔ）基板、エピタキシャル層。
拡散層、多結晶Ｓｔ層等の半導体基体とオーミック・コ
ンタクトをとるための純Ａｌ若しくはＡｌ−Ｃｕ 、
Ａ ｌ −Ｍｇ等のＡＡ合金層からなる第１層と、該第
１層内に過飽和に溶は込んだＳｔを該第１層内のみに閉
じ込めておくための遮蔽効果を持つ窒化チタン（ＴｉＮ
）からなる第２層と、主たる導電層でありＡｌ−Ｃｕ若
しくはＡｌ−Ｍｇ等のＡ１合金層を用いＡｌのマイグレ
ーションを防止した第３層が下部から順次積層された三
層構造を有してなっている。
ンタクトをとるための純Ａｌ若しくはＡｌ−Ｃｕ 、
Ａ ｌ −Ｍｇ等のＡＡ合金層からなる第１層と、該第
１層内に過飽和に溶は込んだＳｔを該第１層内のみに閉
じ込めておくための遮蔽効果を持つ窒化チタン（ＴｉＮ
）からなる第２層と、主たる導電層でありＡｌ−Ｃｕ若
しくはＡｌ−Ｍｇ等のＡ１合金層を用いＡｌのマイグレ
ーションを防止した第３層が下部から順次積層された三
層構造を有してなっている。
第３図はその断面を示しだもので、オーミックコンタク
トをとるだめの第１層は５００〜１５００〔久〕程度の
厚さに、Ｓｉの拡散を阻止するための第２層は５００〜
１５００〔久〕程度の厚さに、又主たる導電層である第
３層は４０００〜８０００〔Ｘ〕程度の厚さにそれぞれ
形成される。
トをとるだめの第１層は５００〜１５００〔久〕程度の
厚さに、Ｓｉの拡散を阻止するための第２層は５００〜
１５００〔久〕程度の厚さに、又主たる導電層である第
３層は４０００〜８０００〔Ｘ〕程度の厚さにそれぞれ
形成される。
なおここで必ずＡｌ−Ｃｕ若しくはＡｌ−Ｍｇ合つ組織
を不均一化させないためには、０．５〜４〔チ〕程度の
Ｃｕ若しくはＭｇを含むＡ１合金が望ましい。
を不均一化させないためには、０．５〜４〔チ〕程度の
Ｃｕ若しくはＭｇを含むＡ１合金が望ましい。
又第１層の材料にＡｌ−Ｃｕ、Ａ／−Ｍｇ等のＡ４合金
を含めたのは、第３層と同材料にして形成工程の簡略化
を図ったもので、機能的には純Ａｌで充分である。
を含めたのは、第３層と同材料にして形成工程の簡略化
を図ったもので、機能的には純Ａｌで充分である。
更に又、Ｓｉの遮蔽層として用いたＴｉＮ層は８０〔μ
Ω−Ｃｍ、］程度の比較的高い抵抗率を有するが、層の
厚さが極めて薄いので、配線抵抗及ぼす影響は極めて少
ない。
Ω−Ｃｍ、］程度の比較的高い抵抗率を有するが、層の
厚さが極めて薄いので、配線抵抗及ぼす影響は極めて少
ない。
第４図は上記配線が形成された浅いエミツタ層を有する
バイポーラＩＣの要部断面を示したもので、図中１１は
ｎ型コレクタ領域、１２はｐ型ベース領域、１３はｎ上
型エミッタ領域、１４は二酸化シリコン（Ｓｉｎ２）膜
、１５は多結晶Ｓｉ層、１６はＡｌ−Ｃｕ合金・オーミ
ック・コンタクト層、１７はＴｉＮ層、１８はＡ７−Ｃ
ｕ合金Φ主導電層、１９はエミッタ配線、２０はベース
配線、２１はカバー絶縁膜を表わしている。
バイポーラＩＣの要部断面を示したもので、図中１１は
ｎ型コレクタ領域、１２はｐ型ベース領域、１３はｎ上
型エミッタ領域、１４は二酸化シリコン（Ｓｉｎ２）膜
、１５は多結晶Ｓｉ層、１６はＡｌ−Ｃｕ合金・オーミ
ック・コンタクト層、１７はＴｉＮ層、１８はＡ７−Ｃ
ｕ合金Φ主導電層、１９はエミッタ配線、２０はベース
配線、２１はカバー絶縁膜を表わしている。
そしてエミッタ配線１９．ベース配線２０等本発明の構
造を有する金属配線を形成する際には、ＤＣマグネトロ
ン・スパッタ法若しくはＲＦマグネトロン争スパッタ法
を用いて基体上にＡｌ−Ｃｕ合金層１６．ＴｉＮ層１層
上７１１−Ｃｕ合金層１８を順次積層形成し、三塩化硼
素（Ｂ ＣＡＲ）＋四塩化炭素＜ＣＣ，、）等塩素系の
ガスを用いるドライエツチング法により、前記積層膜を
一気にパターンニングすれば良い。
造を有する金属配線を形成する際には、ＤＣマグネトロ
ン・スパッタ法若しくはＲＦマグネトロン争スパッタ法
を用いて基体上にＡｌ−Ｃｕ合金層１６．ＴｉＮ層１層
上７１１−Ｃｕ合金層１８を順次積層形成し、三塩化硼
素（Ｂ ＣＡＲ）＋四塩化炭素＜ＣＣ，、）等塩素系の
ガスを用いるドライエツチング法により、前記積層膜を
一気にパターンニングすれば良い。
なおＴｉＮ層１層上７素＜ Ｎ２）ｌ成るいはＮ２にア
ルゴン（Ａｒ ）をまぜた雰囲気中に於けるＴｉの反応
性スパッタによって形成することもできる。
ルゴン（Ａｒ ）をまぜた雰囲気中に於けるＴｉの反応
性スパッタによって形成することもできる。
（ｇ） 発明の詳細
な説明したように本発明に於けるアルミニウム配線は、
アルミニウム若しくはアルミニウム合金からカるオーミ
ック・コンタクト層と、アルミニウム・銅若しくはアル
ミニウム・マグネシウム合金からなシアルミニウムのマ
イグレーションを防止した主導電層とがシリコンの拡散
を阻止する窒化チタン層によって分離されてなっている
Ｏ従ってオーミック・コンタクト層に溶は込んだシリコ
ンは該オーミック・コンタクト層内に閉じ込められて析
出し、主導電層内でのシリコンの析出は皆無になる。
アルミニウム若しくはアルミニウム合金からカるオーミ
ック・コンタクト層と、アルミニウム・銅若しくはアル
ミニウム・マグネシウム合金からなシアルミニウムのマ
イグレーションを防止した主導電層とがシリコンの拡散
を阻止する窒化チタン層によって分離されてなっている
Ｏ従ってオーミック・コンタクト層に溶は込んだシリコ
ンは該オーミック・コンタクト層内に閉じ込められて析
出し、主導電層内でのシリコンの析出は皆無になる。
従って本発明によれば、低配線抵抗を有し、且つアルミ
ニウムのマイグレーションによる断線が防止されたアル
ミニウム配線が提供されるので、半導体装置の性能及び
信頼性が向上する。
ニウムのマイグレーションによる断線が防止されたアル
ミニウム配線が提供されるので、半導体装置の性能及び
信頼性が向上する。
第１図はアルミニウム・銅若しくはアルミニウム・マグ
ネシウム合金配線に於けるシリコン結晶の析出状態を示
す模式図、第２図は従来のアルミニウム合金配線の断面
図、第３図は本発明に於ける金属配線の一実施例の断面
図、第４図は本発明の半導体装置に於ける一実施例の壁
部断面図であるＱ 図に於て、１１はｎ型コレクタ領域、１２はｐ型ベース
領域、１３はｎ上型エミッタ領域、１４は二酸化シリコ
ン膜、１５は多結晶シリコン層、１６はアルミニウムー
銅合金・オーミック・コンタクト層、１７は窒化チタン
層、１８はアルミニウムー銅合金・主導電層、１９はエ
ミッタ配線、２０はベース配線、２１はカバー絶縁膜を
示す○千 １ 目 亭 ？ 閉
ネシウム合金配線に於けるシリコン結晶の析出状態を示
す模式図、第２図は従来のアルミニウム合金配線の断面
図、第３図は本発明に於ける金属配線の一実施例の断面
図、第４図は本発明の半導体装置に於ける一実施例の壁
部断面図であるＱ 図に於て、１１はｎ型コレクタ領域、１２はｐ型ベース
領域、１３はｎ上型エミッタ領域、１４は二酸化シリコ
ン膜、１５は多結晶シリコン層、１６はアルミニウムー
銅合金・オーミック・コンタクト層、１７は窒化チタン
層、１８はアルミニウムー銅合金・主導電層、１９はエ
ミッタ配線、２０はベース配線、２１はカバー絶縁膜を
示す○千 １ 目 亭 ？ 閉
Claims (1)
- アルミニウム若しくはアルミニウム合金からなる第１層
と、窒化チタンからなる第２層と、アルミニウムー銅・
合金若しくはアルミニウムーマグネシウム・合金からな
る第３層が、下部よシ順次積層されてなる金属配線を具
備してなることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57210158A JPS59100565A (ja) | 1982-11-30 | 1982-11-30 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57210158A JPS59100565A (ja) | 1982-11-30 | 1982-11-30 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59100565A true JPS59100565A (ja) | 1984-06-09 |
| JPH0479146B2 JPH0479146B2 (ja) | 1992-12-15 |
Family
ID=16584720
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57210158A Granted JPS59100565A (ja) | 1982-11-30 | 1982-11-30 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59100565A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6190445A (ja) * | 1984-10-09 | 1986-05-08 | Nec Corp | 半導体装置 |
| JPS63129662A (ja) * | 1986-11-20 | 1988-06-02 | Fujitsu Ltd | 半導体装置 |
| JPH02159064A (ja) * | 1988-12-13 | 1990-06-19 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| JPH04186728A (ja) * | 1990-11-20 | 1992-07-03 | Nec Corp | 半導体集積回路装置 |
| JP2019040975A (ja) * | 2017-08-24 | 2019-03-14 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5272570A (en) * | 1975-12-15 | 1977-06-17 | Fujitsu Ltd | Formation of electrode of semiconductor deviced |
-
1982
- 1982-11-30 JP JP57210158A patent/JPS59100565A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5272570A (en) * | 1975-12-15 | 1977-06-17 | Fujitsu Ltd | Formation of electrode of semiconductor deviced |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6190445A (ja) * | 1984-10-09 | 1986-05-08 | Nec Corp | 半導体装置 |
| JPS63129662A (ja) * | 1986-11-20 | 1988-06-02 | Fujitsu Ltd | 半導体装置 |
| JPH02159064A (ja) * | 1988-12-13 | 1990-06-19 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| JPH04186728A (ja) * | 1990-11-20 | 1992-07-03 | Nec Corp | 半導体集積回路装置 |
| JP2019040975A (ja) * | 2017-08-24 | 2019-03-14 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
| US11652072B2 (en) | 2017-08-24 | 2023-05-16 | Renesas Electronics Corporation | Semiconductor device and method of manufacturing the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0479146B2 (ja) | 1992-12-15 |
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