JPS63129662A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS63129662A JPS63129662A JP27697186A JP27697186A JPS63129662A JP S63129662 A JPS63129662 A JP S63129662A JP 27697186 A JP27697186 A JP 27697186A JP 27697186 A JP27697186 A JP 27697186A JP S63129662 A JPS63129662 A JP S63129662A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- alloy
- solid phase
- phase epitaxial
- electrode wiring
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
半導体装置の多層電極配線において、第１層にＡｌ−Ｔ
ｉ合金を、第２層に高融点金属の窒化物を、第３層にＡ
ＩあるいはＡ１合金を使用するもので、コンタクト抵抗
を低減出来、ＳＢＤの順方向立上り電圧をＴｉ含有量で
調整出来る。
ｉ合金を、第２層に高融点金属の窒化物を、第３層にＡ
ＩあるいはＡ１合金を使用するもので、コンタクト抵抗
を低減出来、ＳＢＤの順方向立上り電圧をＴｉ含有量で
調整出来る。
本発明は半導体装置の電極配線の構造に係り、詳しくは
、第１層にアルミニウム・チタン（ＡｔＴｉ）を、第２
層には高融点金属の窒化物を、第３層にはＡ１あるいは
Ａ１合金層をもつ多層電極配線に関する。
、第１層にアルミニウム・チタン（ＡｔＴｉ）を、第２
層には高融点金属の窒化物を、第３層にはＡ１あるいは
Ａ１合金層をもつ多層電極配線に関する。
ＬＳＩ、超ＬＳＩ等の半導体装置の電極配線材料として
は、ＡＩ若しくはＡ１合金が多く使用されている。
は、ＡＩ若しくはＡ１合金が多く使用されている。
＾ｌは電気抵抗が小さく、且つ半導体例えばシリコン（
Ｓｉ ）との接触抵抗を小さくなし得る等の長所を有す
るが、その反面Ｓｉと反応し易く、電極配線形成後のア
ニール工程等の加熱処理工程において、ＡＩ中へＳｉが
容易に析出し、その結果、固相エピタキシャル、ＡＩス
パイク等の好ましくない現象が起こる。
Ｓｉ ）との接触抵抗を小さくなし得る等の長所を有す
るが、その反面Ｓｉと反応し易く、電極配線形成後のア
ニール工程等の加熱処理工程において、ＡＩ中へＳｉが
容易に析出し、その結果、固相エピタキシャル、ＡＩス
パイク等の好ましくない現象が起こる。
このような問題を防止するため、チタン・タングステン
（ＴｉＷ）がＡｔとも、またＳｉとも反応し難いことを
利用し、電極配線層を多層となし、第１層と第３層はＡ
ＩもしくはＡ１合金層とし、その間に第２層としてＴｉ
Ｗの中間層を形成する。第１層は薄く形成し、Ｓｉと反
応するＡＩ量を少量に限定し、もってＳｔの析出量を一
定量以下に制限し得るようにしたものがある。
（ＴｉＷ）がＡｔとも、またＳｉとも反応し難いことを
利用し、電極配線層を多層となし、第１層と第３層はＡ
ＩもしくはＡ１合金層とし、その間に第２層としてＴｉ
Ｗの中間層を形成する。第１層は薄く形成し、Ｓｉと反
応するＡＩ量を少量に限定し、もってＳｔの析出量を一
定量以下に制限し得るようにしたものがある。
しかしながら、上記ＴｉＷ層を形成するには、通常スパ
ッタリング法によるが、ＴｉＷは合金でなく複合物であ
るため、ＴｉとＷのスパッタレートが一定でなく、また
ＴｉＷの焼結体ターゲットから微粉末が発生飛散し、基
板表面に付着する等の問題がある。
ッタリング法によるが、ＴｉＷは合金でなく複合物であ
るため、ＴｉとＷのスパッタレートが一定でなく、また
ＴｉＷの焼結体ターゲットから微粉末が発生飛散し、基
板表面に付着する等の問題がある。
従って、本発明者等はさきに特願昭５６−１４４３９３
において、前記ＴｉＷ層形成時の問題点を解決するもの
として、ＴｉＷの替わりにＴｉＮ等の高融点金属の窒化
物を用いた“ＡＩ（或いはＡＩ合金）−高融点金属の窒
化物−ＡＩ（或いはＡＩ合金）”系の３層電極配線層を
発明した。
において、前記ＴｉＷ層形成時の問題点を解決するもの
として、ＴｉＷの替わりにＴｉＮ等の高融点金属の窒化
物を用いた“ＡＩ（或いはＡＩ合金）−高融点金属の窒
化物−ＡＩ（或いはＡＩ合金）”系の３層電極配線層を
発明した。
即ち、高融点金属の窒化物はＳｉと合金を作らず、また
Ａｌとも反応しない性質を有し、しかもその被膜形成は
、金属単体よりなるターゲットを用いアルゴン（Ａｒ）
と窒素（Ｎ２）の混合雰囲気中でスパツクを行えば、良
質の被膜を安定して得ることが出来る。
Ａｌとも反応しない性質を有し、しかもその被膜形成は
、金属単体よりなるターゲットを用いアルゴン（Ａｒ）
と窒素（Ｎ２）の混合雰囲気中でスパツクを行えば、良
質の被膜を安定して得ることが出来る。
然しなから、この場合、Ｓｉ基板のＳｉとコンタクトす
る第１層として用いられる金属はＡＩ或いはＡＩ合金で
、ここにおけるＡＩ合金は通常のＡｌ−３ｉ等で、第１
層とＳｉ基板面との間で生起する固相エピタキシャルの
問題に対しては未だ充分なる解決を与える至っていなか
った。
る第１層として用いられる金属はＡＩ或いはＡＩ合金で
、ここにおけるＡＩ合金は通常のＡｌ−３ｉ等で、第１
層とＳｉ基板面との間で生起する固相エピタキシャルの
問題に対しては未だ充分なる解決を与える至っていなか
った。
本発明は、Ｓｉ基板面との間の固相エピタキシャル発生
の少ない第１層用ＡＩ合金をもつ多層電極配線を有する
半導体装置を提供しようとするものである。
の少ない第１層用ＡＩ合金をもつ多層電極配線を有する
半導体装置を提供しようとするものである。
第５図は従来例における電極配線構造模式図を示す。
この図に示すものは、前述の特願昭５６−１４４３９３
におけるものであるが、Ｓｉ基板１面上のＳｉＯ□膜２
に電極窓を開口し、スパッタリング法により第１層のＡ
Ｉ膜層６を厚さ約１５０μｍ被着する。ついで、Ｔｉを
ターゲットとしてＡｒとＮＺの雰囲気中でのりアクティ
ブスパッタリング法により、厚さ約２０００人の第２層
のＴｉＮ膜層４を形成する。
におけるものであるが、Ｓｉ基板１面上のＳｉＯ□膜２
に電極窓を開口し、スパッタリング法により第１層のＡ
Ｉ膜層６を厚さ約１５０μｍ被着する。ついで、Ｔｉを
ターゲットとしてＡｒとＮＺの雰囲気中でのりアクティ
ブスパッタリング法により、厚さ約２０００人の第２層
のＴｉＮ膜層４を形成する。
ついで、第３層のＡＩ膜層５を厚さ約６０００人形成す
る。
る。
その後、通常のりソグラフィ技術と異方性エツチングに
より、配線層を工・ノチングしてバターニングする。
より、配線層を工・ノチングしてバターニングする。
第２層に使用したＴｉＮ膜層４はＳｔおよびＡＩと反応
し難く且つ導電性も良好であり、被膜形成時のターゲッ
ト粉末の付着等の問題もない。
し難く且つ導電性も良好であり、被膜形成時のターゲッ
ト粉末の付着等の問題もない。
しかし、第１層に厚さ１５０人のＡ１膜層６を使用して
いるので、電極形成後の熱処理によりＳｉ基板ｌ中のＳ
ｔがＡＩ膜層６との界面において、Ａ１の中に析出する
。これが冷えるとき界面に、ＡＩを含有したＳｉのエピ
タキシャル層が形成される固相エピタキシャル現象が発
生し、これがコンタクト抵抗を変化増大せしめる。これ
によりコンタクト抵抗が大きくなり且つコンタクト抵抗
のバラツキの原因となる。
いるので、電極形成後の熱処理によりＳｉ基板ｌ中のＳ
ｔがＡＩ膜層６との界面において、Ａ１の中に析出する
。これが冷えるとき界面に、ＡＩを含有したＳｉのエピ
タキシャル層が形成される固相エピタキシャル現象が発
生し、これがコンタクト抵抗を変化増大せしめる。これ
によりコンタクト抵抗が大きくなり且つコンタクト抵抗
のバラツキの原因となる。
又第１層をＡｌ−５ｉ（Ｓｉ １％）の合金層としても
、ＡＩスパイクについては効果があるも、固相エピタキ
シャル化に対しては、殆ど純ＡＩの場合とかわりない。
、ＡＩスパイクについては効果があるも、固相エピタキ
シャル化に対しては、殆ど純ＡＩの場合とかわりない。
このような電極配線は、例えば、ショットキーバリアダ
イオード（ＳＢＤ）に使用した場合、熱処理工程により
順方向電圧が大きくなり、且つそのバラツキも大きくな
るので、特性の揃った半導体装置を得るためには好まし
くない。
イオード（ＳＢＤ）に使用した場合、熱処理工程により
順方向電圧が大きくなり、且つそのバラツキも大きくな
るので、特性の揃った半導体装置を得るためには好まし
くない。
第１層の金属として固相反応の起こり難い材料を使用し
、コンタクト抵抗を小さくする。
、コンタクト抵抗を小さくする。
上記問題点の解決は、シリコン基板表面より導出された
電極配線層が第１層がチタンを０．１〜１％を含有する
アルミニウム合金でなり、第２層が高融点金属の窒化物
膜層でなり、第３Ｎがアルミニウムあるいはアルミニウ
ム合金層よりなるものを有している本発明による半導体
装置により達成される。
電極配線層が第１層がチタンを０．１〜１％を含有する
アルミニウム合金でなり、第２層が高融点金属の窒化物
膜層でなり、第３Ｎがアルミニウムあるいはアルミニウ
ム合金層よりなるものを有している本発明による半導体
装置により達成される。
電極配線のコンタクト窓において、第１層のＡｌ−Ｔｉ
合金層とＳｉとの同相エピタキシャル反応が起こり難く
、コンタクト抵抗を低減することが出来る。
合金層とＳｉとの同相エピタキシャル反応が起こり難く
、コンタクト抵抗を低減することが出来る。
第１図は本発明における電極配線構造模式図を示す。
この図において、第５図と同じ対象物は同じ符号で示す
。
。
Ｓｉ基板１面上のＳｉｎｇ膜２に電極窓を開口し、Ｔｉ
含有量０．１〜１％のＡｔ−Ｔｉ合金をターゲットとし
たスパッタリング法により第１層のＡｌ−Ｔｉ合金膜層
３を厚さ約１５０μｍ被着する。
含有量０．１〜１％のＡｔ−Ｔｉ合金をターゲットとし
たスパッタリング法により第１層のＡｌ−Ｔｉ合金膜層
３を厚さ約１５０μｍ被着する。
ＴｉをターゲットとしてＡｒとＮ２の雰囲気中でのりア
クティブスパッタリング法により、厚さ約２０ＯＯ人の
第２層のＴｉＮ膜層４を形成する。
クティブスパッタリング法により、厚さ約２０ＯＯ人の
第２層のＴｉＮ膜層４を形成する。
ついで、第３層のＡＩ膜層５を厚さ約６０００人形成す
る。
る。
また、第３層５としてはＡＩ−Ｃｕ（Ｃｕ １％）等の
Ａ１合金層を使用してもよい。
Ａ１合金層を使用してもよい。
その後、通常のりソグラフィ技術と異方性エツチングに
より、配線層をエツチングしてパターニングする。
より、配線層をエツチングしてパターニングする。
この場合、第１ＨにＡｌ−Ｔｉ合金を使用しているので
、Ｓｉ基板１と第１層の間で発生ずる固相エピタキシャ
ル現象を少なくすることが出来る。この状況を第２図に
示す。
、Ｓｉ基板１と第１層の間で発生ずる固相エピタキシャ
ル現象を少なくすることが出来る。この状況を第２図に
示す。
第２図は電極厚さと固相エピタキシャル率関係図を示す
。
。
この図において、横軸は電極配線の厚さ、縦軸は固相エ
ピタキシャル率を示す。図中、Ａ−１２はＴｉ含有Ｎ０
８１％および０．５％のＡｌ−Ｔｉ合金の電極配線を形
成後、４５０℃、３０分の熱処理工程を１２回行ったも
のである。又、Ｂ−６は純Ａｔの電極配線を形成後、同
様な４５０℃、３０分の熱処理工程を６凹行ったもので
、Ｂ−１２は純Ａ１電極配線を形成後、４５０℃、３０
分の熱処理工程を１２回行ったものである。
ピタキシャル率を示す。図中、Ａ−１２はＴｉ含有Ｎ０
８１％および０．５％のＡｌ−Ｔｉ合金の電極配線を形
成後、４５０℃、３０分の熱処理工程を１２回行ったも
のである。又、Ｂ−６は純Ａｔの電極配線を形成後、同
様な４５０℃、３０分の熱処理工程を６凹行ったもので
、Ｂ−１２は純Ａ１電極配線を形成後、４５０℃、３０
分の熱処理工程を１２回行ったものである。
これらは、いずれも２μｍ角の大きさの電極窓をもつ試
料１００個についてのものであり、また電極窓の面積の
１７３以上が固相エピタキシャル化しているものをカウ
ントして、固相エピタキシャル率とした。
料１００個についてのものであり、また電極窓の面積の
１７３以上が固相エピタキシャル化しているものをカウ
ントして、固相エピタキシャル率とした。
固相エピタキシャルの判定は熱処理後、電極配線をエツ
チング除去して顕微鏡で目視する方法によった。
チング除去して顕微鏡で目視する方法によった。
この図でわかるように、Ａｌ−Ｔｉ合金のものは、Ｔｉ
量０．１％、１％の両方共、１２回熱処理しても尚、純
ＡＩの６回のものより固相エピタキシャル率が低いこと
を示している。
量０．１％、１％の両方共、１２回熱処理しても尚、純
ＡＩの６回のものより固相エピタキシャル率が低いこと
を示している。
又、同じ組成の電極配線では厚さが厚くなると同相エピ
タキシャル率が増大しているが、これは、ＡＩまたはＡ
１合金の電極配線が厚い程、より多くのＳｉが溶は込み
、析出するためである。
タキシャル率が増大しているが、これは、ＡＩまたはＡ
１合金の電極配線が厚い程、より多くのＳｉが溶は込み
、析出するためである。
第３図は固相エピタキシャル面積率と抵抗比の関係図で
ある。
ある。
この図において、横軸は固相エピタキシャル面積率を、
縦軸は抵抗比を示す。電極窓に固相エピタキシャルが認
められない場合の固相エピタキシャル面積率はＯで、こ
のときの抵抗を１として固相エピタキシャル面積率と抵
抗との関係を示すもので、固相エピタキシャル面積率が
１となると、即ち全面が固相エピタキシャル化すると、
抵抗比は略５程度となることを示す。
縦軸は抵抗比を示す。電極窓に固相エピタキシャルが認
められない場合の固相エピタキシャル面積率はＯで、こ
のときの抵抗を１として固相エピタキシャル面積率と抵
抗との関係を示すもので、固相エピタキシャル面積率が
１となると、即ち全面が固相エピタキシャル化すると、
抵抗比は略５程度となることを示す。
また、第２図に示すように電極配線層の膜厚を薄くする
と固相エピタキシャル率は小さくなっているが、５０μ
ｍ以下に薄くすると、別の問題が生ずる。即ち３層構造
とした場合でも、第２層はＴｉＮ層であるため、コンタ
クト抵抗が高くなって了う。
と固相エピタキシャル率は小さくなっているが、５０μ
ｍ以下に薄くすると、別の問題が生ずる。即ち３層構造
とした場合でも、第２層はＴｉＮ層であるため、コンタ
クト抵抗が高くなって了う。
従って、第１層の厚さとしては５０〜１５０μｍ程度と
するのが最もコンタクト抵抗の低い電極配線層を得るこ
とが出来る。
するのが最もコンタクト抵抗の低い電極配線層を得るこ
とが出来る。
このＡｌ−Ｔｉ合金で−Ｔｉ含有量を０．１〜１％に限
定する理由は、０．１％以下ではＴｉを含有せしめる効
果が少ないためであり、また１％以上とすると、ターゲ
ット材料のＡｌ−Ｔｉ合金に偏析が生じ均一組成のもの
が作りにくいためである。
定する理由は、０．１％以下ではＴｉを含有せしめる効
果が少ないためであり、また１％以上とすると、ターゲ
ット材料のＡｌ−Ｔｉ合金に偏析が生じ均一組成のもの
が作りにくいためである。
第４図はＳＢＤにおけるＡｌ−Ｔｉ電極のＴｉ含有量と
ＶＦとの関係図である。
ＶＦとの関係図である。
この図は、横軸は順方向電流、縦軸は順方向電圧ＶＦ、
パラメーターとしてＡｔ−Ｔｉ電極配線のＡｔ含有量を
とって示している。
パラメーターとしてＡｔ−Ｔｉ電極配線のＡｔ含有量を
とって示している。
この図によると、Ｔｉ量が増すに従って順方向立上り電
圧を小さくすることが出来るので、Ｔｉ量を加減するこ
とによって、順方向立上り電圧を調節することが可能と
なり、ＳＢＤの設計が容易となる。
圧を小さくすることが出来るので、Ｔｉ量を加減するこ
とによって、順方向立上り電圧を調節することが可能と
なり、ＳＢＤの設計が容易となる。
また、この実施例では、第２層として、ＴｉＮなるＴｉ
の窒化物としたが、これは他の高融点金属、例えば、Ｔ
ａ、、 Ｗ％ Ｈｆ、、 ＭＯ％ Ｚｒ、、 Ｎｂ、■
およびＣｒの中の一つの金属の窒化物を使用しても、同
様な固相エピタキシャル率の小さい、コンタクト抵抗の
低い電極配線層を得ることが出来る。
の窒化物としたが、これは他の高融点金属、例えば、Ｔ
ａ、、 Ｗ％ Ｈｆ、、 ＭＯ％ Ｚｒ、、 Ｎｂ、■
およびＣｒの中の一つの金属の窒化物を使用しても、同
様な固相エピタキシャル率の小さい、コンタクト抵抗の
低い電極配線層を得ることが出来る。
以上詳細に説明したように、本発明の電極配線を有する
半導体装置によれば、電極コンタクト部における固相エ
ピタキシャルの少なくすることが出来、従って、コンタ
クト抵抗が低減出来る。
半導体装置によれば、電極コンタクト部における固相エ
ピタキシャルの少なくすることが出来、従って、コンタ
クト抵抗が低減出来る。
また、ＳＢＤに適用すれば、Ｔｉ量により順方向立上り
電圧を調節することが可能となる。
電圧を調節することが可能となる。
第１図は本発明における電極配線構造模式図、第２図は
電極厚さと固相エピタキシャル率関係図、 第３図は固相エピタキシャル面積率と抵抗比の関係図、 第４図はＳＢＤにおける旧−Ｔｉ電極のＴｉ含を量とＶ
Ｆとの関係図、 第５図は従来例における電極配線構造模式図を示す。 これら図において１． １はシリコン基板（Ｓｉ基板）、 ２は酸化シリコン膜（ＳｉＯｚｌｌ莫）、３は第１層（
ＡＩ−Ｔｉ）、 ４は第２層（ＴｉＮ）、 脈発日月（こお゛けろ電ｌｊ面己繰構１模式回第１ 図 厚：？ ＜Ａ＞ − 屯感厚ゴビ固相エビタＡンヤル率関係口第２ 回 因相工じ９モジでル位目ｉ牢ヒオ医１毘じし力団任図嘱
３ ｍ ・・項方向東５ＬＣｐＡ） ＳＢＤに８【アろへ！−丁し１ヒタシβ丁しイ計塙１璽
＝Ｔｈヒ力関係日 毛４回 右り贋（イ々・１１（ス・１する１Ｌ極白乙繰力４ヱＬ
模に日射５ 圓
電極厚さと固相エピタキシャル率関係図、 第３図は固相エピタキシャル面積率と抵抗比の関係図、 第４図はＳＢＤにおける旧−Ｔｉ電極のＴｉ含を量とＶ
Ｆとの関係図、 第５図は従来例における電極配線構造模式図を示す。 これら図において１． １はシリコン基板（Ｓｉ基板）、 ２は酸化シリコン膜（ＳｉＯｚｌｌ莫）、３は第１層（
ＡＩ−Ｔｉ）、 ４は第２層（ＴｉＮ）、 脈発日月（こお゛けろ電ｌｊ面己繰構１模式回第１ 図 厚：？ ＜Ａ＞ − 屯感厚ゴビ固相エビタＡンヤル率関係口第２ 回 因相工じ９モジでル位目ｉ牢ヒオ医１毘じし力団任図嘱
３ ｍ ・・項方向東５ＬＣｐＡ） ＳＢＤに８【アろへ！−丁し１ヒタシβ丁しイ計塙１璽
＝Ｔｈヒ力関係日 毛４回 右り贋（イ々・１１（ス・１する１Ｌ極白乙繰力４ヱＬ
模に日射５ 圓
Claims (1)
- 【特許請求の範囲】 シリコン基板（１）表面より導出された電極配線層が
第１層（３）がチタンを０．１〜１％を含有するアルミ
ニウム合金でなり、 第２層（４）が高融点金属の窒化物膜層でなり、第３層
（５）がアルミニウムあるいはアルミニウム合金層より
なるものを有している ことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27697186A JPS63129662A (ja) | 1986-11-20 | 1986-11-20 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27697186A JPS63129662A (ja) | 1986-11-20 | 1986-11-20 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63129662A true JPS63129662A (ja) | 1988-06-02 |
Family
ID=17576964
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27697186A Pending JPS63129662A (ja) | 1986-11-20 | 1986-11-20 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63129662A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03178131A (ja) * | 1989-12-06 | 1991-08-02 | Nec Corp | 半導体装置 |
| US5747361A (en) * | 1991-05-01 | 1998-05-05 | Mitel Corporation | Stabilization of the interface between aluminum and titanium nitride |
| KR100279011B1 (ko) * | 1991-05-02 | 2001-01-15 | 데이브 브라운 | 알루미늄과질화티타늄사이의계면의안정화 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56169363A (en) * | 1980-05-29 | 1981-12-26 | Fujitsu Ltd | Semiconductor device |
| JPS59100565A (ja) * | 1982-11-30 | 1984-06-09 | Fujitsu Ltd | 半導体装置 |
| JPS60251663A (ja) * | 1984-05-28 | 1985-12-12 | Mitsubishi Electric Corp | 半導体装置 |
| JPS618971A (ja) * | 1984-06-23 | 1986-01-16 | Nippon Gakki Seizo Kk | 半導体装置 |
-
1986
- 1986-11-20 JP JP27697186A patent/JPS63129662A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56169363A (en) * | 1980-05-29 | 1981-12-26 | Fujitsu Ltd | Semiconductor device |
| JPS59100565A (ja) * | 1982-11-30 | 1984-06-09 | Fujitsu Ltd | 半導体装置 |
| JPS60251663A (ja) * | 1984-05-28 | 1985-12-12 | Mitsubishi Electric Corp | 半導体装置 |
| JPS618971A (ja) * | 1984-06-23 | 1986-01-16 | Nippon Gakki Seizo Kk | 半導体装置 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03178131A (ja) * | 1989-12-06 | 1991-08-02 | Nec Corp | 半導体装置 |
| US5747361A (en) * | 1991-05-01 | 1998-05-05 | Mitel Corporation | Stabilization of the interface between aluminum and titanium nitride |
| KR100279011B1 (ko) * | 1991-05-02 | 2001-01-15 | 데이브 브라운 | 알루미늄과질화티타늄사이의계면의안정화 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3353874B2 (ja) | 半導体装置及びその製造方法 | |
| JP2000049116A (ja) | 半導体装置及びその製造方法 | |
| JPH04320024A (ja) | 半導体装置の製造方法 | |
| JP3296708B2 (ja) | 金属導電体用多層Ａｌ合金構造 | |
| KR900007147B1 (ko) | 반도체장치 및 그의 제조방법 | |
| US5703403A (en) | Electrode for semiconductor device and method for producing the same | |
| JP2004506814A (ja) | スパッタリングターゲット | |
| JP2789332B2 (ja) | 金属配線の構造及びその形成方法 | |
| JPS61133646A (ja) | 半導体装置の製造方法 | |
| US4680854A (en) | Forming low resistivity hillock free conductors in VLSI devices | |
| JPS63129662A (ja) | 半導体装置 | |
| JPH10209156A (ja) | 半導体装置及びその形成方法 | |
| JP2000091266A (ja) | タングステン・エッチ・バック処理のためのアルミニウム金属化組織の改良方法。 | |
| NL9201095A (nl) | Werkwijze voor het vervaardigen van een halfgeleiderinrichting. | |
| JP2757796B2 (ja) | 半導体集積回路装置 | |
| JPS60182133A (ja) | 半導体装置の製造方法 | |
| JPH0888224A (ja) | 半導体装置およびその製造方法 | |
| JPH03142883A (ja) | 半導体装置及びその製造方法 | |
| JPH06204218A (ja) | 半導体装置の製造方法 | |
| JP2976955B2 (ja) | 半導体装置の製造方法 | |
| JPH05109656A (ja) | 非晶質窒化チタン膜を用いた金属配線形成方法 | |
| JP2992524B2 (ja) | 半導体素子の配線形成方法 | |
| JP3368629B2 (ja) | 半導体装置 | |
| JP2001250829A (ja) | 金属配線製造方法 | |
| JP2941841B2 (ja) | 合金配線の形成方法 |