JPS59100620A - パワ−オンリセツト回路 - Google Patents
パワ−オンリセツト回路Info
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- JPS59100620A JPS59100620A JP20926082A JP20926082A JPS59100620A JP S59100620 A JPS59100620 A JP S59100620A JP 20926082 A JP20926082 A JP 20926082A JP 20926082 A JP20926082 A JP 20926082A JP S59100620 A JPS59100620 A JP S59100620A
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- JP
- Japan
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- circuit
- transistor
- base
- emitter
- power
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- Pending
Links
- 239000003990 capacitor Substances 0.000 claims abstract description 17
- 229920006395 saturated elastomer Polymers 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 239000002253 acid Substances 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 239000013256 coordination polymer Substances 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 238000011010 flushing procedure Methods 0.000 description 1
- 230000001052 transient effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/22—Modifications for ensuring a predetermined initial state when the supply voltage has been applied
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/22—Modifications for ensuring a predetermined initial state when the supply voltage has been applied
- H03K2017/226—Modifications for ensuring a predetermined initial state when the supply voltage has been applied in bipolar transistor switches
Landscapes
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
本発明はマイクロプロセッサ回路等のように電源投入時
に一定の状態を設定する必要のある回路において、状態
設定のために一定時間のパルス幅を持つリセット信号を
発生するパワーオンリセット回路に関するものである。
に一定の状態を設定する必要のある回路において、状態
設定のために一定時間のパルス幅を持つリセット信号を
発生するパワーオンリセット回路に関するものである。
（背景技術）
従来、この様なパワーオンリセット回路は第１図に示す
如き回路で構成されていた。同図においてＥは直流電源
の第２の端子、Ｒは抵抗、Ｃはコンデンサ、ＩＣはスレ
ッシ−ホールド回路、ＣＰＵはマイクロプロセッサ、ｌ
５ＥＴはマイクロプロセッサのリセット端子であり、■
１はスレッシュホールド回路の入力電圧である。またＧ
は直流電源の第１の端子である。
如き回路で構成されていた。同図においてＥは直流電源
の第２の端子、Ｒは抵抗、Ｃはコンデンサ、ＩＣはスレ
ッシ−ホールド回路、ＣＰＵはマイクロプロセッサ、ｌ
５ＥＴはマイクロプロセッサのリセット端子であり、■
１はスレッシュホールド回路の入力電圧である。またＧ
は直流電源の第１の端子である。
この様なパワーオンリセット回路の動作は次の様なもの
である。スレッシ−ホールド回路の入力となり、この曲
線を第２図に示す。Ｔは閾値に達するまでの時間で゛あ
る。第１図においてスレッシ−ホールド回路ＩＣは、Ｖ
ｉが閾値に達するまでの幅Ｔのリセット信号を発生する
。
である。スレッシ−ホールド回路の入力となり、この曲
線を第２図に示す。Ｔは閾値に達するまでの時間で゛あ
る。第１図においてスレッシ−ホールド回路ＩＣは、Ｖ
ｉが閾値に達するまでの幅Ｔのリセット信号を発生する
。
この様なＲＣの過渡現象を利用したパワーオンリセット
回路では、Ｖｉの曲線の傾斜の太きいところでは、電圧
変化率が太きいためスレッシ・−ホールド回路ＩＣが安
定に動作するが時間幅が十分に長くとれない。逆にＴを
十分長（とるものとすると、その付近では電圧変化率が
小さくスレッシ−ホールド回路が安定に動作しない。時
間幅Ｔを十分長くし、かつ安定動作をさせるためには抵
抗値とコンデンサの容量の積を太きくしなければならな
い。しかし抵抗値を大きくするとＩＣ回路の漏れ電流等
によりＶｉの最終値が太き（なり、時間幅Ｔに制限が出
て来る。従って一般には、コンデンサの容量Ｃを太き（
することになるが、この場合（３） コンデンサの物理的な容積が大きくなり、回路の実装が
困難になるという欠点がある。
回路では、Ｖｉの曲線の傾斜の太きいところでは、電圧
変化率が太きいためスレッシ・−ホールド回路ＩＣが安
定に動作するが時間幅が十分に長くとれない。逆にＴを
十分長（とるものとすると、その付近では電圧変化率が
小さくスレッシ−ホールド回路が安定に動作しない。時
間幅Ｔを十分長くし、かつ安定動作をさせるためには抵
抗値とコンデンサの容量の積を太きくしなければならな
い。しかし抵抗値を大きくするとＩＣ回路の漏れ電流等
によりＶｉの最終値が太き（なり、時間幅Ｔに制限が出
て来る。従って一般には、コンデンサの容量Ｃを太き（
することになるが、この場合（３） コンデンサの物理的な容積が大きくなり、回路の実装が
困難になるという欠点がある。
（発明の課題）
本発明はこれらの欠点を除去するため、トランジスタ回
路を使用し、Ｖｉの変化を直線的にしたもので、そのひ
とつの特徴は、出力電圧が電源投入後の時間の関数とし
て変化する回路と、該回路の出力電圧を所定の閾値と比
較し比較結果をリセット信号として出力するスレッシ−
ホールド回路とを有し、電源投入時に所定の時間幅のリ
セット信号を提供するパワーオンリセット回路において
、バイポーラトランジスタと、該トランジスタのコレク
タとエミッタをコンデンサを介して電源端子と接地点の
間に挿入する構成と、トランジスタのベースと電源端子
の間に挿入される抵抗と、ベースとエミッタの極性と同
方向にベースとエミッタの間に並列に接続されるダイオ
ードとを有し、トランジスタの出力がスレッシュホール
ド回路の入力に接続されるごときパワーオンリセット回
路にある。
路を使用し、Ｖｉの変化を直線的にしたもので、そのひ
とつの特徴は、出力電圧が電源投入後の時間の関数とし
て変化する回路と、該回路の出力電圧を所定の閾値と比
較し比較結果をリセット信号として出力するスレッシ−
ホールド回路とを有し、電源投入時に所定の時間幅のリ
セット信号を提供するパワーオンリセット回路において
、バイポーラトランジスタと、該トランジスタのコレク
タとエミッタをコンデンサを介して電源端子と接地点の
間に挿入する構成と、トランジスタのベースと電源端子
の間に挿入される抵抗と、ベースとエミッタの極性と同
方向にベースとエミッタの間に並列に接続されるダイオ
ードとを有し、トランジスタの出力がスレッシュホール
ド回路の入力に接続されるごときパワーオンリセット回
路にある。
（４）
（発明の構成および作用）
第３図は本発明の一実施例の構成を示す回路図であり、
Ｒ１は抵抗、Ｃはコンデンサ、Ｄはダイオード、Ｑ］は
トランジスタ、ＩＣはスレッシ−ボールド回路、Ｅは直
流電源の第２の端子、Ｇは直流電源の第１の端子、ＣＰ
Ｕはマイクロプロセッサ、ＲＥＳＥＴはマイクロプロセ
ッサのリセット端子であり、７厘はスレッシュホールド
回路の入力電圧である。
Ｒ１は抵抗、Ｃはコンデンサ、Ｄはダイオード、Ｑ］は
トランジスタ、ＩＣはスレッシ−ボールド回路、Ｅは直
流電源の第２の端子、Ｇは直流電源の第１の端子、ＣＰ
Ｕはマイクロプロセッサ、ＲＥＳＥＴはマイクロプロセ
ッサのリセット端子であり、７厘はスレッシュホールド
回路の入力電圧である。
第３図に示す接続に構成されたパワーオンリセット回路
の動作は次のようなものである。直流電圧Ｅが印加され
ると、ダイオードＤに抵抗Ｒを通して電流が流れる。こ
のことにより、トランジスタＱ１のベースはダイオード
の電圧降下分だけの′電位になり、トランジスタのベー
ス・エミッタ間が定電圧となるので、トランジスタＱ１
のコレクタには一定電流■ｃが流れる。従ってトランジ
スタとなる。この直線を第４図に示す。Ｔはスレソシ−
ホールド回路の閾値に達するまでの時間である。
の動作は次のようなものである。直流電圧Ｅが印加され
ると、ダイオードＤに抵抗Ｒを通して電流が流れる。こ
のことにより、トランジスタＱ１のベースはダイオード
の電圧降下分だけの′電位になり、トランジスタのベー
ス・エミッタ間が定電圧となるので、トランジスタＱ１
のコレクタには一定電流■ｃが流れる。従ってトランジ
スタとなる。この直線を第４図に示す。Ｔはスレソシ−
ホールド回路の閾値に達するまでの時間である。
この回路では、コンデンサに流れる電流丁ｃが一定とな
るのでＶｉの変化率は電源電圧ＥからトランジスタのＱ
ｌが飽和するまでの間、直線的に変化する。また、この
電流値はトランジスタのベース・エミック′酸圧で決定
されるから、ベースと電源間に接続した抵抗凡の値とダ
イオードの電圧降下分で決定されるが、この凡の値はＶ
ｉの変化範囲には影響しない。
るのでＶｉの変化率は電源電圧ＥからトランジスタのＱ
ｌが飽和するまでの間、直線的に変化する。また、この
電流値はトランジスタのベース・エミック′酸圧で決定
されるから、ベースと電源間に接続した抵抗凡の値とダ
イオードの電圧降下分で決定されるが、この凡の値はＶ
ｉの変化範囲には影響しない。
以」二説明したように、第１の実施例ではＶｌが直線的
に変化するから閾値をどこにとっても■１の変化率は一
定になる。従って閾値を■１の変化範囲のどこにとって
もスレッシ−ホールド回路は安定に動作する。さらに直
線の如きは抵抗値で便化させられ、それによってＶｉの
変化範囲を狭くすることがないから、コンデンサの値を
小さくし、抵抗を大きくすることによって、十分に長い
パルス幅を得ることができる。その上抵抗の寸法は、抵
抗値には直接関係がないため、このような回路構成をと
ることによって時間幅が太き（、安定でかつ実装面積の
狭いパワーオンリセット回路が実現できる。
に変化するから閾値をどこにとっても■１の変化率は一
定になる。従って閾値を■１の変化範囲のどこにとって
もスレッシ−ホールド回路は安定に動作する。さらに直
線の如きは抵抗値で便化させられ、それによってＶｉの
変化範囲を狭くすることがないから、コンデンサの値を
小さくし、抵抗を大きくすることによって、十分に長い
パルス幅を得ることができる。その上抵抗の寸法は、抵
抗値には直接関係がないため、このような回路構成をと
ることによって時間幅が太き（、安定でかつ実装面積の
狭いパワーオンリセット回路が実現できる。
実施例ではトランジスタをＮＰＮタイプとしているが、
ＰＮＰタイプでも同様の回路が構成できる。
ＰＮＰタイプでも同様の回路が構成できる。
第５図は第１の実施例のダイオードＤの代りにトランジ
スタのベース・コレクタを接続したいわゆるダイオード
接続のトランジスタを挿入したもので、この場合も第１
の実施例と同様の動作となる。この場合はさらに、Ｑｌ
、Ｑ２をペアにしたＩＣを用いることによって実装面積
を小さくすることができる上抵抗Ｒに流れる電流と第１
のトランジスタＱ１に流れろ電流が等しくなるという利
点が出る。
スタのベース・コレクタを接続したいわゆるダイオード
接続のトランジスタを挿入したもので、この場合も第１
の実施例と同様の動作となる。この場合はさらに、Ｑｌ
、Ｑ２をペアにしたＩＣを用いることによって実装面積
を小さくすることができる上抵抗Ｒに流れる電流と第１
のトランジスタＱ１に流れろ電流が等しくなるという利
点が出る。
第６図は、第２の実施例のトランジスタＱ１のエミッタ
・コレクタ間に、電流がエミッタからコレクタの向きに
流れる極性（トランジスタの通常の動作電圧に対し逆方
向の極性）にダイオードを挿入したものである。このダ
イオードを挿入することによって、電源がオフした場合
にコンデンサＣの電荷をすばや（放電するバスが設定さ
れる。
・コレクタ間に、電流がエミッタからコレクタの向きに
流れる極性（トランジスタの通常の動作電圧に対し逆方
向の極性）にダイオードを挿入したものである。このダ
イオードを挿入することによって、電源がオフした場合
にコンデンサＣの電荷をすばや（放電するバスが設定さ
れる。
それ放電源を再投入した場合にも、回路の動作は長時間
電源を断にしておいて投入した場合と同等になり、回路
は安定に動作する。ここで挿入したダイオードは電源投
入時は逆バイアスになるため回路の動作にはなんら影響
を与えず、電源が断になった場合にのみコンデンサＣの
電荷を断状態にあるトランジスタＱ１をバイパスして流
す役割を果す。
電源を断にしておいて投入した場合と同等になり、回路
は安定に動作する。ここで挿入したダイオードは電源投
入時は逆バイアスになるため回路の動作にはなんら影響
を与えず、電源が断になった場合にのみコンデンサＣの
電荷を断状態にあるトランジスタＱ１をバイパスして流
す役割を果す。
（発明の効果）
以上説明した様に、本発明では抵抗値を太き（すること
だけで、大きな時間幅のリセットパルスを安定に発生す
ることができるため回路を小形化することができる。従
ってマイクロプロセッサ等の初期状態の設定が必要で有
りかつ小形化の要求される回路に使うことができる。
だけで、大きな時間幅のリセットパルスを安定に発生す
ることができるため回路を小形化することができる。従
ってマイクロプロセッサ等の初期状態の設定が必要で有
りかつ小形化の要求される回路に使うことができる。
第１図は従来のパワーオンリセット回路、第２図はその
スレッシ−ホールド回路の入力電圧、第３図は本発明の
第１の実施例を示す回路図、第４図はそのスレッシ−ホ
ールド回路の入力電圧、第５図は第２の実施例を示す回
路図、第６図は第２の実施例にコンデンサの放電用のダ
イオードを付加した第３の実施例を示す回路図である。 Ｅ：直流電源の第２の端子、Ｃ：コンデンサ、Ｒ：抵抗
、 ＣＰＵ：マイクロプロセッサ、■Ｃ：スレソシ
ュホールド回路、 Ｇ：直流電源の第１の端子、 ＲＥＳＥＴ：マイクロプロセッサのリセット端子、■ｌ
：スレッシュホールド回路の入力ｔａ＝、Ｔ：Ｖｉがス
レッシュホールド回路の閾値に達するまでの時間、 Ｑ
ｌ：第１のトランジスタ、Ｄ＝ダイオード、Ｑ２：第２
のトランジスタ。 特許出願人 沖電気工業株式会社 特許出願代理人 弁理士 山 本 恵 − 第５図 Ｅ
スレッシ−ホールド回路の入力電圧、第３図は本発明の
第１の実施例を示す回路図、第４図はそのスレッシ−ホ
ールド回路の入力電圧、第５図は第２の実施例を示す回
路図、第６図は第２の実施例にコンデンサの放電用のダ
イオードを付加した第３の実施例を示す回路図である。 Ｅ：直流電源の第２の端子、Ｃ：コンデンサ、Ｒ：抵抗
、 ＣＰＵ：マイクロプロセッサ、■Ｃ：スレソシ
ュホールド回路、 Ｇ：直流電源の第１の端子、 ＲＥＳＥＴ：マイクロプロセッサのリセット端子、■ｌ
：スレッシュホールド回路の入力ｔａ＝、Ｔ：Ｖｉがス
レッシュホールド回路の閾値に達するまでの時間、 Ｑ
ｌ：第１のトランジスタ、Ｄ＝ダイオード、Ｑ２：第２
のトランジスタ。 特許出願人 沖電気工業株式会社 特許出願代理人 弁理士 山 本 恵 − 第５図 Ｅ
Claims (4)
- （１）出力電圧が電源投入後の時間の関数として変化す
る回路と、該回路の出力電圧を所定の閾値と比較し比較
結果をリセット信号として出力するスレッシ−ホールド
回路とを有し、電源投入時に所定の時間幅のリセット信
号を提供するパワーオンリセット回路において、バイポ
ーラトランジスタと、該トランジスタのコレクタとエミ
ッタヲコンデンサを介して電源端子と接地点の間に挿入
する構成と、トラン７ジスタのベースと電源端子の間に
挿入される抵抗と、ベースとエミッタの極性と同方向に
ベースとエミッタの間に並列に接続されるダイオードと
を有し、トランジスタの出力がスレッシ−ホールド回路
の入力に接続されることを特徴とするパワーオンリセッ
ト回路。 - （２）前記ダイオードがコレクタとベースを接続したト
ランジスタのコレクタとエミッタの間の特性により与え
られるごとき特許請求の範囲第１項記載のパワーオンリ
セット回路。 - （３）出力電圧が電源投入後の時間の関数として変化す
る回路と、該回路の出力電圧を所定の閾値と比較し比較
結果をリセット信号として出力するスレッシ−ホールド
回路とを有し、電源投入時に所定の時間幅のリセット信
号を提供するパワーオンリセット回路において、バイポ
ーラトランジスタと、該トランジスタのコレクタとエミ
ッタをコンデンサを介して電源端子と接地点の間に挿入
する構成と、トランジスタのベースと電源端子の間に挿
入される抵抗と、ベースとエミッタの極性と同方向にベ
ースとエミッタの間に並列に接続される第１のダイオー
ドと、前記コンデンサとトランジスタとの接続点及び接
地点の間にトランジスタの通常の動作電圧に対し逆極性
に接続される別のダイオードとを有し、トランジスタの
出力がスレッシ−ホールド回路の入力に接続されること
を特徴とするパワーオンリセット回路。 - （４）前記ダイオードがコレクタとベースを接続したト
ランジスタのコレクタとエミッタの間の特性により与え
られるごとき特許請求の範囲第３項記載のパワーオンリ
セット回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20926082A JPS59100620A (ja) | 1982-12-01 | 1982-12-01 | パワ−オンリセツト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20926082A JPS59100620A (ja) | 1982-12-01 | 1982-12-01 | パワ−オンリセツト回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59100620A true JPS59100620A (ja) | 1984-06-09 |
Family
ID=16570002
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20926082A Pending JPS59100620A (ja) | 1982-12-01 | 1982-12-01 | パワ−オンリセツト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59100620A (ja) |
-
1982
- 1982-12-01 JP JP20926082A patent/JPS59100620A/ja active Pending
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