JPS59100623A - ワイヤ−ドオア回路 - Google Patents
ワイヤ−ドオア回路Info
- Publication number
- JPS59100623A JPS59100623A JP21015482A JP21015482A JPS59100623A JP S59100623 A JPS59100623 A JP S59100623A JP 21015482 A JP21015482 A JP 21015482A JP 21015482 A JP21015482 A JP 21015482A JP S59100623 A JPS59100623 A JP S59100623A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- emitter
- wired
- ecl
- current
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/082—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using bipolar transistors
- H03K19/086—Emitter coupled logic
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
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- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ） 発明の技術分野
本発明はエミッタ結合論理回路におけるワイヤードオア
（ＯＲ）回路の改良に関する。
（ＯＲ）回路の改良に関する。
（ｂ） 技術の背景
従来よりエミッタ結合論理回路（Ｅ！ＯＬ）［ｉ１図に
示す従来におけるＥｌｉＯＬのブロックゆようにバイポ
ーラトランジスタＱｔ ａ ｔＱｌｂ−・・・・、およ
びＱ２のエミッタを結合し、該トランジスタ飽和領域迄
駆動することなく、オフから活性領域迄の非飽和領域内
において例えばデジタルデータの２進法に対広する高低
の論理レベルを設定して、蓄積時間による遅れを生じる
ことなく高速スイッチング動作が得られることで高速の
論理回路用として広く利用されている。第１図における
ｇＯＬはカーレントスイッチとなるトランジスタの入力
信号側Ｑ１ａｌＱ１ｂの何れか例えばトランジスタＱｌ
ａのペース電圧が基準電圧Ｙｆｔ、ＥｌｉＦ１１１Ｑ２
０ベース電圧より高いときはトランジスタＱｘｑが導通
し、逆に低い場合はオフになるように、トランジスタモ
１ ａ 、Ｑｔｂ＋・嘴の何れかとＱ２の組合せの何れ
か一方のトランジスタに電流が流れている。このように
トランジスタＱｘａ、Ｑｔｂ・・・の何れかとＱ２のコ
レクタからは入力信号に対し相補の高伜よび低レベルが
ＯＲとＮＯｆ’Ｌとして両方の論理出力が与られる。通
常この基本回路はそのまま組合せ回路または複数個組合
せて順序回路として使用されるが通常はｙｉｙｃｚｐｚ
ｑ杯ψ〃グｇｒｉｐタｌグ〃４端Ｉと低レベル０の中
間に設定するこのｇＯＬ ＫよるＯＲ／Ｎ（封はその出
力側を他のＥＣＬの出力側と結合して更にワイヤードＯ
Ｒとして使用出来ることが知られている。尚■は定電流
回路である。
示す従来におけるＥｌｉＯＬのブロックゆようにバイポ
ーラトランジスタＱｔ ａ ｔＱｌｂ−・・・・、およ
びＱ２のエミッタを結合し、該トランジスタ飽和領域迄
駆動することなく、オフから活性領域迄の非飽和領域内
において例えばデジタルデータの２進法に対広する高低
の論理レベルを設定して、蓄積時間による遅れを生じる
ことなく高速スイッチング動作が得られることで高速の
論理回路用として広く利用されている。第１図における
ｇＯＬはカーレントスイッチとなるトランジスタの入力
信号側Ｑ１ａｌＱ１ｂの何れか例えばトランジスタＱｌ
ａのペース電圧が基準電圧Ｙｆｔ、ＥｌｉＦ１１１Ｑ２
０ベース電圧より高いときはトランジスタＱｘｑが導通
し、逆に低い場合はオフになるように、トランジスタモ
１ ａ 、Ｑｔｂ＋・嘴の何れかとＱ２の組合せの何れ
か一方のトランジスタに電流が流れている。このように
トランジスタＱｘａ、Ｑｔｂ・・・の何れかとＱ２のコ
レクタからは入力信号に対し相補の高伜よび低レベルが
ＯＲとＮＯｆ’Ｌとして両方の論理出力が与られる。通
常この基本回路はそのまま組合せ回路または複数個組合
せて順序回路として使用されるが通常はｙｉｙｃｚｐｚ
ｑ杯ψ〃グｇｒｉｐタｌグ〃４端Ｉと低レベル０の中
間に設定するこのｇＯＬ ＫよるＯＲ／Ｎ（封はその出
力側を他のＥＣＬの出力側と結合して更にワイヤードＯ
Ｒとして使用出来ることが知られている。尚■は定電流
回路である。
（ｑ 従来技術と問題点
第２図（ａ）に従来におけるワイヤードＯＲ回路のブロ
ック図および第２図（ｂ）にそのタイムチャートを示す
。Ｗｃ１図に相当する構成によるＯＲおよびＯＲｚによ
るワイヤードＯＲｌｆｉでは入力信号Ａ、Ｈに対し出力
信号Ｃが得られる。該出力信号Ｃにおいて、ｔｌ、ｉ４
では通常の高レベルが出力さｎ、るのに対して、ｔ２で
ばａ几” ＃ ＯＲｚ両回路より重複して出力されるた
め、僅かではあるが出力レベルが上昇する。次に０Ｒ１
１の出力が低レベルに変るｔ３では出力電流が一次的に
ほぼ１／２になるため図のように出力信号Ｃにグリッチ
雑音を生じ安定動作上好ましくない欠点を有していた。
ック図および第２図（ｂ）にそのタイムチャートを示す
。Ｗｃ１図に相当する構成によるＯＲおよびＯＲｚによ
るワイヤードＯＲｌｆｉでは入力信号Ａ、Ｈに対し出力
信号Ｃが得られる。該出力信号Ｃにおいて、ｔｌ、ｉ４
では通常の高レベルが出力さｎ、るのに対して、ｔ２で
ばａ几” ＃ ＯＲｚ両回路より重複して出力されるた
め、僅かではあるが出力レベルが上昇する。次に０Ｒ１
１の出力が低レベルに変るｔ３では出力電流が一次的に
ほぼ１／２になるため図のように出力信号Ｃにグリッチ
雑音を生じ安定動作上好ましくない欠点を有していた。
（ｄ） 発明の目的
本発明は上記の欠点にかんがみ先行して回路オフ動作と
なるＩＩ（ＣＬ よりも後続してオフ動作を行うｇＯＬ
の出力インピーダンスを低くして、先行オフ動作時に、
ひける電流変動に伴うグリッチ雑音を低減しようとする
ものである。
なるＩＩ（ＣＬ よりも後続してオフ動作を行うｇＯＬ
の出力インピーダンスを低くして、先行オフ動作時に、
ひける電流変動に伴うグリッチ雑音を低減しようとする
ものである。
（ｅ） 発明の構成
この目的は単数または複数の先行してオフ動作となるエ
ミッタ結合論理回路ユニットのエミッタフォロワ出力部
を単一または複数個並列接続のトランジスタにより形成
するのに対して後続してオフ動作となるエミッタ結合論
理回路ユニットのエミッタフォロア出力部におけるトラ
ンジスタを、よシ多数個並列接続により形成して低イン
ピーダンス化し、該先行エミッタ結合論理回路ユニット
のオフ動作切換えによるグリッチ雑音を低減することを
特徴とするワイヤードＯＲ回路を提供することによって
達成することが出来る。
ミッタ結合論理回路ユニットのエミッタフォロワ出力部
を単一または複数個並列接続のトランジスタにより形成
するのに対して後続してオフ動作となるエミッタ結合論
理回路ユニットのエミッタフォロア出力部におけるトラ
ンジスタを、よシ多数個並列接続により形成して低イン
ピーダンス化し、該先行エミッタ結合論理回路ユニット
のオフ動作切換えによるグリッチ雑音を低減することを
特徴とするワイヤードＯＲ回路を提供することによって
達成することが出来る。
（＋）発明の実施例
３−
以下図面を参照しつつ本発明の一実施例について説明す
る。第３図（ａ）は本発明の一実施例におけるワイヤー
ドＯＲ回路に使用するマルチエミッタ出力部付ＥＯＬの
ユニットによるブロック図。
る。第３図（ａ）は本発明の一実施例におけるワイヤー
ドＯＲ回路に使用するマルチエミッタ出力部付ＥＯＬの
ユニットによるブロック図。
第３図（ｂ）ｆ１本発明の一実施例におけるワイヤード
ＯＲ回路および第３図（Ｃ）はそのタイムチャートであ
る。図においてＯＲ，０Ｒｚａは論理和回路および几り
ぼ抵抗である。またＱｔ ａｔＱｔ ｂｙＱ２．Ｑ３は
バイポーラＮＰＮ形トランジスタ１Ｑ４ａはバイポーラ
ＮＰＮ形によるマルチェミツタド・ラーン／ジスタ、几
ｏ 、 Ｒｐ 、Ｒｐ”は抵抗および工は定電流回路で
ある。ここで本発明の一実施例におけるワイヤード０ル
回路では表示記号は従来における第２図（ａ）と変りに
ないが０Ｒｚａは従来の第１図（ａ）の［ＤＯＬと異り
ＯＲ出力部のエミッタフォロワ出力部を従来のトランジ
スタＱ４に代えてマルチエミッタトランジスタＱａａと
して８１！３図〔ａＩによるｇＯＬを使用している。Ｏ
Ｒは従来と同じく第１図のＥＯＬによる。このように構
成されてい４− 回路による動作ではＯＲ，ｔ がオフ動作となるタイミ
ングｔ３の部分における電圧降下は抵抗１Ｌに流入する
電流変化に伴う電圧変化ΔＶａば、抵抗ＲＬに流入する
全電流Ｉ（，１が等しいとすれば、電流変化分はＩＬ／
４となるので ΔＶａｉ１／４ ・ＲＬａ１／４ＶＰＰ従来に訃けろ電
圧変化ΔＶが従来の第２図（ａ）となるのに比較して従
来の１／２となる。伺マｔエミッタの数を本発明の一実
施例では３個としたが期待する効果に従って任意に設定
すれば良い。
ＯＲ回路および第３図（Ｃ）はそのタイムチャートであ
る。図においてＯＲ，０Ｒｚａは論理和回路および几り
ぼ抵抗である。またＱｔ ａｔＱｔ ｂｙＱ２．Ｑ３は
バイポーラＮＰＮ形トランジスタ１Ｑ４ａはバイポーラ
ＮＰＮ形によるマルチェミツタド・ラーン／ジスタ、几
ｏ 、 Ｒｐ 、Ｒｐ”は抵抗および工は定電流回路で
ある。ここで本発明の一実施例におけるワイヤード０ル
回路では表示記号は従来における第２図（ａ）と変りに
ないが０Ｒｚａは従来の第１図（ａ）の［ＤＯＬと異り
ＯＲ出力部のエミッタフォロワ出力部を従来のトランジ
スタＱ４に代えてマルチエミッタトランジスタＱａａと
して８１！３図〔ａＩによるｇＯＬを使用している。Ｏ
Ｒは従来と同じく第１図のＥＯＬによる。このように構
成されてい４− 回路による動作ではＯＲ，ｔ がオフ動作となるタイミ
ングｔ３の部分における電圧降下は抵抗１Ｌに流入する
電流変化に伴う電圧変化ΔＶａば、抵抗ＲＬに流入する
全電流Ｉ（，１が等しいとすれば、電流変化分はＩＬ／
４となるので ΔＶａｉ１／４ ・ＲＬａ１／４ＶＰＰ従来に訃けろ電
圧変化ΔＶが従来の第２図（ａ）となるのに比較して従
来の１／２となる。伺マｔエミッタの数を本発明の一実
施例では３個としたが期待する効果に従って任意に設定
すれば良い。
またＱｉａの構成はマルチエミッタトランジスタトラン
ジスタでも個別トランジスタ３個でもＱ７ｚｌとは明白
である。第４図（ａ）に本発明の他の実施例におけるワ
イヤードＯＲによるラッチ回路のブロック図、第４図（
ｂ）にその具体比例回路図および第４図（ｃ）ｉｃその
タイムチャートを示す。ここでは出力Ｑａをマルチエミ
ッタ出力部とした例である。
ジスタでも個別トランジスタ３個でもＱ７ｚｌとは明白
である。第４図（ａ）に本発明の他の実施例におけるワ
イヤードＯＲによるラッチ回路のブロック図、第４図（
ｂ）にその具体比例回路図および第４図（ｃ）ｉｃその
タイムチャートを示す。ここでは出力Ｑａをマルチエミ
ッタ出力部とした例である。
Ｄ−ＡＮＤはワイヤード論理蓄回路、０Ｋ−ＤＶはクロ
ックトライバ回路更に、 Ｑ ｓ ａ、Ｑｔ ｂ 、Ｑ
２ 、ＱＢ、’Ｑ３’ＩＱ’はバイポーラＮＰＮ形トラ
ンジスタ、Ｉは定電流回路、ＤはダイオードおよびＲｄ
、Ｒ，Ｐは抵抗である。この場合ＲＰの値は各出力毎に
別な値であってもよい。この場合はＯＬＫ信号を゛受信
する毎に出力信号Ｑ ａ 、 Ｑ ｈを反転するが上記
にｇ−ＯＬのエミッタ出力部基本形を単一トランジスタ
として対応するマルチエミッタとして３または２を設定
したが基本形をｎ個のマルチエミッタとし更に対応して
任意多数のｍ）１０ｍＸｎ個によれば同様の効果が得ら
れる。またＰＮＰ形 トランジスタによっても効果に変
りはない。尚早４図（Ｑの０６出力信号Ｑａにおける点
線はトランジスタＱ−！ ３ａが従来通りの場合を示す。ＱＢをマルチエミッタに
することにより出力信号Ｑａの高レベル部におけるグリ
ッチ雑音を第３図（ｂ）の前例と同様に低減することが
出来る。ダイオードＤｔｊニレベルクランプ用である。
ックトライバ回路更に、 Ｑ ｓ ａ、Ｑｔ ｂ 、Ｑ
２ 、ＱＢ、’Ｑ３’ＩＱ’はバイポーラＮＰＮ形トラ
ンジスタ、Ｉは定電流回路、ＤはダイオードおよびＲｄ
、Ｒ，Ｐは抵抗である。この場合ＲＰの値は各出力毎に
別な値であってもよい。この場合はＯＬＫ信号を゛受信
する毎に出力信号Ｑ ａ 、 Ｑ ｈを反転するが上記
にｇ−ＯＬのエミッタ出力部基本形を単一トランジスタ
として対応するマルチエミッタとして３または２を設定
したが基本形をｎ個のマルチエミッタとし更に対応して
任意多数のｍ）１０ｍＸｎ個によれば同様の効果が得ら
れる。またＰＮＰ形 トランジスタによっても効果に変
りはない。尚早４図（Ｑの０６出力信号Ｑａにおける点
線はトランジスタＱ−！ ３ａが従来通りの場合を示す。ＱＢをマルチエミッタに
することにより出力信号Ｑａの高レベル部におけるグリ
ッチ雑音を第３図（ｂ）の前例と同様に低減することが
出来る。ダイオードＤｔｊニレベルクランプ用である。
（ｇ） 発明の詳細
な説明したように本発明によればワイヤードＯＲを形成
するｌ１ｉ３ＯＬを従来は同一構成によつかだのでグリ
ッチ雑音を発生していたが後続するタイミングを分担す
る側のＥＯＬにおけるエミッタフォロワ出力部をマルチ
エミッタ化して低インピーダンス化して電流切替えによ
る低減変化分を少くする構成とすることによりワイヤー
ドＯＲ回路におけるグリッチ雑音の少い手段が優られる
ので有用である。
するｌ１ｉ３ＯＬを従来は同一構成によつかだのでグリ
ッチ雑音を発生していたが後続するタイミングを分担す
る側のＥＯＬにおけるエミッタフォロワ出力部をマルチ
エミッタ化して低インピーダンス化して電流切替えによ
る低減変化分を少くする構成とすることによりワイヤー
ドＯＲ回路におけるグリッチ雑音の少い手段が優られる
ので有用である。
第１図は従来におけるエミッタ結合論理回論のブロック
図、渠２図（ａ）は従来におけるワイヤード０几回路の
ブロック図、第２図（ｂ） ｉそのタイムチャート、第
３図（ａ） Ｈマルチエミッタ出力部付エミッタ結合論
理回路第３図（ｂ）は本発明の一実施例におけるワイヤ
ードＯＲ回路のブロック図、第３図（（Ｉｉそのタイム
チャート、第４図（ａ） Ｕ本発明の他の実施例におけ
るワイヤードＯＲによるラッチ回路のブロック図、第４
図（ｂ） ｎその具体比例回路図および第４図（ｑにそ
のタイムチャートである。 ２− 図に訃いてＯＲ，ＯＲ２，０几２ａ、は論理和回路。 ０几／ＮＯＲ，Ｏ几／Ｎｏ凡２は論理和／否定論理利口
回路ｔＱｔａｔＱｘｂ＃Ｑ２＃Ｑ３ｔＱ４はバイポーラ
ＮＰＮ トランジスタ、Ｑｓａ、Ｑ４ａはバイポーラＮ
ＰＮマルチエミッタトランジスタである。 ２− 才１ｆＪ ｆｚ図 才３閏 ０／？／ＮδＲ２ （ｂ） ６Ｒ／ＮＣ）Ｒ＋
σＲ／Ｎｏｐｚ ｚｚ
ｖ゛Ｄ−ｙｌＮＤＣ２人７１侶号ＣＬＫ Ｃ５ポ〃４言号ｏａ ｃｃ ＃ｕｎごρ ″
図、渠２図（ａ）は従来におけるワイヤード０几回路の
ブロック図、第２図（ｂ） ｉそのタイムチャート、第
３図（ａ） Ｈマルチエミッタ出力部付エミッタ結合論
理回路第３図（ｂ）は本発明の一実施例におけるワイヤ
ードＯＲ回路のブロック図、第３図（（Ｉｉそのタイム
チャート、第４図（ａ） Ｕ本発明の他の実施例におけ
るワイヤードＯＲによるラッチ回路のブロック図、第４
図（ｂ） ｎその具体比例回路図および第４図（ｑにそ
のタイムチャートである。 ２− 図に訃いてＯＲ，ＯＲ２，０几２ａ、は論理和回路。 ０几／ＮＯＲ，Ｏ几／Ｎｏ凡２は論理和／否定論理利口
回路ｔＱｔａｔＱｘｂ＃Ｑ２＃Ｑ３ｔＱ４はバイポーラ
ＮＰＮ トランジスタ、Ｑｓａ、Ｑ４ａはバイポーラＮ
ＰＮマルチエミッタトランジスタである。 ２− 才１ｆＪ ｆｚ図 才３閏 ０／？／ＮδＲ２ （ｂ） ６Ｒ／ＮＣ）Ｒ＋
σＲ／Ｎｏｐｚ ｚｚ
ｖ゛Ｄ−ｙｌＮＤＣ２人７１侶号ＣＬＫ Ｃ５ポ〃４言号ｏａ ｃｃ ＃ｕｎごρ ″
Claims (1)
- 単数または複数の先行してオフ動作となるエミッタ結合
論理回路ユニットのエミッタフォロワ出力部を単一また
は複数個並列接続のトランジスタにより形成するに対し
、後続してオフ動作となるエミッタ結合論理回路ユニッ
トのエミッタフォロワ出力部におけるトランジスタを、
より多数個並列接続により形成して低インピーダンス化
し、該先行エミッタ結合論理回路ユニットのオフ動作切
換えによるグリッチ雑音を低減することを特徴とするワ
イヤードオア回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21015482A JPS59100623A (ja) | 1982-11-30 | 1982-11-30 | ワイヤ−ドオア回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21015482A JPS59100623A (ja) | 1982-11-30 | 1982-11-30 | ワイヤ−ドオア回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59100623A true JPS59100623A (ja) | 1984-06-09 |
Family
ID=16584657
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21015482A Pending JPS59100623A (ja) | 1982-11-30 | 1982-11-30 | ワイヤ−ドオア回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59100623A (ja) |
-
1982
- 1982-11-30 JP JP21015482A patent/JPS59100623A/ja active Pending
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