JPS5910120A

JPS5910120A - 保護継電器

Info

Publication number: JPS5910120A
Application number: JP57119612A
Authority: JP
Inventors: 順一稲垣
Original assignee: Tokyo Shibaura Electric Co Ltd
Current assignee: Toshiba Corp
Priority date: 1982-07-08
Filing date: 1982-07-08
Publication date: 1984-01-19
Also published as: JPH041570B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の技術分野〕本発明は、保護継電器、特に複数の採機対象に対して杼
準化されたデジタルリレーが適用可能な保護継電器に関
するものである。

〔発明の技術的背景〕

電力系統を保護する保楯縦電器にマイクロコン♂ユーク
を適用する技術は広く知られている。第１図によってデ
ジタル形継電器の従来回路構成を説明する。

第１図において、電力系統から得られた複数の系統１〜
Ｈ報ｖ、ｉは夫々基本波成分を取出すためのフィルタ回
路（ＦＩＬ　）　１−１．１−ｎに入力される。

このフィルタ回路ｔ−，，ｌｎの出力は、全入力を同時
にサンプリングするためにサンプルホールド回路（Ｓ／
Ｈ）　２−１．２−ｎに入力され、更にマルチフレフサ
回路（ＭＰＸ　）　３に人力されて、順次シリアルにア
ナログ／デジタル変換回路（Ａ／Ｄ　）　４によってア
ナログ／デジタル変換される。そしてアナログ／デジタ
ル変換された複数の情報、即ち、リレー人力はダイレク
トメモリアクセス制御回路（ＤＭＡ　）　５により演算
処理装置６に送られる。この演算処理装置６は前記ダイ
レクトメモリアクセス制御回路５からと９込んだデジタ
ル値の電圧情報及び電流情報のほかに整定回路７からの
がｈ入力し、予め定められたプログラムに従って前記電
力系統の故障の有無を判定する。そして故障を検出する
とリレー出力を発生する。

ところで近年における半導体技術の進歩によシ、第１図
における演算処理装置６として高速処理可能なマイクロ
プロセッサを用いることが可能になってきている。この
種のマイクロプロセッサを用いることによυ、１台のデ
ジタルリレーで多数の保護対象に関する故障の有無が判
冗司能である。

−万、今日の電力系統規模の増大により、系統保軸設備
の増加が問題になυつつある。この問題に対する一つの
解決法として、多数の保１対象に関する故障判定が可能
で、かつ保護装置ケ小形にし得るデジタルリレーが採用
され始めている。

〔背景技術の問題点〕

しかし、１台のデジタルリレーが多数の保護対象に関す
る故障の判定を行なうよう構成した場合には以下のよう
な欠点がある。

即ち、多数の保護対象の故障判定を行なうためには、高
速処理可能なマイクロプロセッサ及び高速応答のマイク
ロプロセッサ周辺回路が必要でおるだけでなく、系統情
報ｖ、ｌを取込み回路に関しても高速応答可能素子を用
いる必要があり、デジタルリレーが高価になる。又、保
護対象数が少なく・したがって故障判定が少なくて良い
場合に・過剰な性能を有することとな９、保護対応に見
合った性能を有するデジタルリレーを構成することが困
難である。

更に、保護対象の増加時における拡張性の問題がある。

例えば、送電線保護に関して送を線が増設されたときは
、系統情報ｖ、ｌ’５取込む回路及びその制御回路の追
加が必景であるだけ以外に、プログラムを変更する必要
がある。このプログラムの変更に対し、単に追加部分の
みをチェックすれは良いばかシでなく、全プログラム内
容に関する機能チェックをしなければ、プログラムの検
証は不可能であシ、したがって保護対象増加による拡張
が容易ではない。そしてこの拡張の点についてはデジタ
ルリレーｆ：製作する上でも問題となる。

即ち、系統情報ｖ、Ｉを取込むための回路に関しては、
ｖ、ｉがどの電気量になっても対処可能な回路構成とな
るためには、入力量が少ない場合・無駄な回路が必要で
ある。又、プログラムの作成に対しては保護対象の数に
応じてプログラムを作成しなければならず標準化が困難
である。

以上第１図によって説明したように、従来の回路構成で
は多数の保護対象を有するデジタルリレー’に構成する
ことは可能であるが、上記した種々の欠点を有していた
。

〔発明の目的〕

本発明は上記欠点を解消することを目的としてなされた
ものであシ、複数の保護対象を有するデジタルリレー構
成において、保護対象の増加に容易に対処でき、しかも
標準化が容易な保護継電器を提供することを目的として
いる。

〔発明の概要〕

本発明では複数の保股対象に対してブロック毎にデジタ
ルリレーを接続し、これら各デジタルリレーに対しては
データバスを介して共通の整定部をもうけて各デジタル
リレーが整定値を夫々読出すようにしようとするもので
ある。

〔発明の実施例〕

以下図面を参照しつつ実施例を説明する。第２図は本発
明による保護継電器の一実施例構成図である。

第２図は１つの母線（ＢＵＳ　）から複数回線の送電？
ｆＭ　Ｌ　１・・・Ｌ２ｎが接続されている場合が示さ
れ翫なかんずく前記送電線は２回線毎にブロック（ＢＬ
Ｋ　１　　、　ＢＬＫ　２−ＢＬＫｎ）分けされている
。そして各ブロック（ＢＬＫｌ　・・・ＢＬＫｎ）の保
護においては各回線にもうけられた変流器（ＣＴ１・・
・ＣＴｎ　）からの電流及び母線（ＢＵＳ　）にもうけ
られた計器用変圧器（ＰＤ）からの電圧を系統電気量（
Ｉｌ・・・Ｉｎ）として用いる例が示されている。８Ｉ
　。

８□　、・・・８ｎは夫々デジタルリレーユニット（以
下ＤＲＵと云う）であって、前記した第１・・・第ｎの
プロ、り分けされた保護対象（ＢＬＫｌ・・・ＢＬＫｎ
）からの系統電気ｉｔ　Ｉ　Ｋ・・・Ｉｎを入力すると
共に、前記者ＤＲＵ　８　＋　・・・８ｎはデータバス
９に接続される。

又・データバス９には共通の整定部（ＳＥＴ　）　７が
接続され、各ＤＲＵ　８１・・・８ｎは前記データバス
９を介して夫々整定値を読み出す。

ここでＤＲＵ　８１・・・８ｎの回路構成は系統電気量
を入力する回路と外部からの整定値を読み込むことがで
き：゛かつこの読み込まれた整定値と系統の電気量とを
用いて故障判定を行なう演算処理装置とからなる構成で
あればよく、例えば従来例として示した第１図の構成か
ら整定部を省略した構成でも良い。そして本実施例にお
いては各ＤＲＵ　８　ｔ・・・８ｎ内の各演算処理は比
較的処理能力の低いマイクロプロセッサを用いており、
このような処理能力の低いマイクロプロセッサ及び族辺
回路は、一般に肩集積化されてＩＣ１個内に全て内蔵し
たもの（通称シングルチップマイクロコンビーータ）が
数個のＩＣで構成可能であｐ　ＣＰＵの高集積化が可能
であるためである。

又、整定部７は、例えばデジタルサミールスイッチのよ
うに整定操作が可能であって、整定値がデジタルコード
として出力される構成のものを用いるＯしたがって各ＤＲＵ　８１・・・８ｎは保護対象（ＢＬ
Ｋ。

・・・ＢＬＫｎ）からの系統電気量１．・・・Ｉｎによ
って故障回線を検出し、前記故障回線を含む各ＤＲＵは
データバス９を介して整定部７からの整定値を読み込み
保護出力を導出する。

第３図は本発明による保護継電器の他の一実施例構成図
であυ、特に整定部を重点に示している。

そして本実施例は共通にもうけられた整定部から保護対
象毎に夫々異なる整定値を出力する場合として各ＤＲＵ
が２つの整定値を取υ込む場合を示している。

図中の符号７，９及び工、・・・Ｉｎは第２図に対応し
ている。８１　Ａ　＊　８２　Ａ・・・８ｎＡはデジタ
ルリレーユニットであシ、整定部７の構成は以下の通シ
である。

即ち、整定部７には発振器（０８Ｃ）　１０がもうけら
れ、これによシ一定周期のパルス信号Ｓｌ’ｉｒ分周回
路（ＤＩＶ　）　１１に出力する。前記分周回路１１は
パルス信号Ｓｉを各整定スイッチＳＷ、・・・５Ｗ２ｎ
の数に合せて分周することによｐ　ＰＢＣ（Ｐｕｒｅ　
Ｂｉｎａｒｙ　Ｃｏｄｅ　）信号Ｓ２を出力する。従っ
て、前記ＰＢＣ信号Ｓ２はＯから２ｎ−１の数まで変化
する純２進数である。１２はデコーダ回路（ＤＣＤ　）
であって前記ＰＢＣ信号Ｓｚ’を入力して０・・２ｎ−
１の純２進数をデコードし、２ｎ個のデコード信号Ｓ３
１・・・５ｓ２ｎｔ出力する。このデコード信号Ｓ３ｔ
・・・Ｓ　３２ｎは同時に２個以上出力されることはな
い。デコード信号８３１　　・・Ｓ　３ｚｎは夫々の整
定スイッチＳＷｌ・・・５Ｗ２ｎに入力されて各整定ス
イッチからの整定値の出力を計可すると共に、各ＤＲＵ
８．Ａ・・・８ｎＡにも入力されて整定スイッチからの
整定値の読み出しがｎ］能であることを指示する信号と
なる。

なお、デコード信号Ｓ３１は、例えばＤＲＵ８．Ａに対
して割込信号とすることによシ、ＤＲＵ８．Ａはデコー
ド信号Ｓｓ、の発生によシ割込処理によってデータバス
９上の整定値１読み込み、この読み込み処理が終了する
と割込処理前の処理に戻る。このようにすることで、デ
ータバス９上に出力される各ＤＲＵに該当した整定値を
確実に読み込むことができる。

なお、必ずしもこのような割シ込みの方法を用いる８簀
はなく、一般のデジタル処理装置が有するデジタル信号
入力回路からデコード信号８３１を読み込む方法でも可
能である。

ここで整定スイッチＳＷ１の構成としては、例えば複数
の数値選択接点’ｒｉ・・・Ｔｎと共通接点Ｃとを有し
、前記共通接点Ｃにデコード信号Ｓ３ｔが接続され、数
値選択接点Ｔ１・・・Ｔｎはデータバス９に接続するよ
う構成する。この構成においてデコード信号Ｓ３１の論
理’ｉｉ：Ｓｓｚが選はれた時「０」となるようにする
ことにより、ＳＷｌが選択された時、共通接点Ｃと接続
している数値選択接点１゛ｌ　・・・Ｔｎのうちのいず
れかが１０」となる。そしてＳＷｌが選択されない時、
即勺、Ｓ　３１　””　１の時は数値選択接点Ｔｌ・・
・Ｔｎの出力は「１」となる。従って、ＳＷｌが選択さ
れた時、即ち、５３１＝１の時、ＳＷ、上で選ばれた数
値がデータバス９上に出力されることになる。

第４図は動作説明のためのタイムチャートであり、これ
によって第３図の応動を説明する。第４図において、パ
ルス信号Ｓ１は周期Ｔの信号であって前記１周期間、即
ち、時刻ｔｏ−ｔ１間のＡルス信号Ｓｌは分周回路１１
によυ純２進数の「０」にデコードされ（したがってＰ
ＢＣ信号Ｓ２は「０」となる。ここで「０」であるＰＢ
Ｃ信号Ｓ２がデコード回路１２に入力されると、デコー
ド信号Ｓ、Ｉが「１」となって出力される。このデコー
ド信号８３１は整定スイッチＳＷ１の出力を許可するの
でデータバス９上のデータは整定スイッチＳＷ、の整定
値となる。この時、ＤＲＵ８．Ａはデコード信号ＳＳｔ
が「１」となったことにより、データバス９上に整定ス
イッチＳＷ、の値があることを知り、このデータバス９
上にある値を読み込む。

第５図は更に他の実施例構成図である。図中の符号７，
９．１０．１１．１２及びｓ　ｗ　１　・ｓｗｎは第３
図に対応している。第５図において、発振器１０はスト
ップ信号Ｓ６が人力している間、）！ルス信号Ｓｌの出
力状態を保持する。デコード回路１２からのデコード信
号５ｓＩＡ・・・５３２ｎＡは夫々ＡＮＤ回路１３１・
・・１３２ｎに入力すると共に、各ＤＲＵ　８１　Ｂ・
・・８ｎＢから出力される要求信号ｓ４１゜・・・Ｓ　
ａ２ｎ　　も入力され、その論理積を夫々許可信号８５
１・・・ＳＳＺ。として出力する。前記許可信号８５１
°゛Ｓ　１１２ｎ　　はＯＲ回路１４に入力されると共
に、各整定スイッチＳＷ１・・・ＳＷ■及び各ＤＲＵ　
８　ｔ　Ｂ　　・・・８ｎＢ　に入力される。そしてＯ
Ｒ回路１４は各許可信号ＳＳｔ・・・Ｓ　６２ｎの論理
和をと９前記ストップ信号Ｓ６を出力する。そしてＤＲ
Ｕ　８　ｓ　Ｂ・・・８ｎＢは対応してもうけた整定ス
イッチＳＷ１・・・ＳＷ！、から整定値を読み出すとき
、先ず要求信号８４１・・・Ｓ　４２ｆｉ　を出力し、
許可信号Ｓ　５１　”’　８５２１　が入力するまで待
機する。この許可信号８１１１・・・Ｓ　６２ｎ　が入
力されると各ＤＲＵ　８　、　Ｂ・・・８ｎＢはデータ
バス９上から前記整定値を読み込む〇第６図は動作説明のためのタイムチャートであり、これ
によって第５図の応動を説明する。なお、第６図はＤＲ
Ｕ　８１　Ｂが整定スイッチＳＷＩを読み出す場合を示
す。図において、時刻ｔｏｎではＤＲＵ　８１Ｂ・・・
８ｎＢからの整定値読み出し要求がなく・　したがって
パルス信号Ｓ、、ＰＢＣ信号Ｓ！及びデコード信号ＳＳ
ｔの応動は第４図のタイムチャートと全く同じである。

今、時刻ｔ１においてＤＲＵ　８　ｔ　Ｂから要求信号
Ｓ４１が出力きれると、ＰＢＣ信号Ｓ２が「０」となる
時刻ｔ！までは同じ状態が継続するが、時刻ｔ、におい
てＰＢＣ信号Ｓ２がｒｌＪとなシ、デコード信号ＳＳＸ
が１１」となるとＡＮＤ回路１３．の入力が共に「１」
となることによシ許可信号Ｓ５１も「１」となる。そし
てＯＲ回路１４０入力の１つが「１」となることによシ
、ＯＲ回路１４の出力であるストップ信号Ｓ６も「１」
となる。このストップ信号Ｓ６が「１」となることによ
シ発振器１０の出力は「１」の状態を保持したままとな
る。このことによ、９　ＰＢＣ信号Ｓ２　、デコード信
号８３１及び許可信号ＳＳＳも同じ状態を継続する。一
方、許可信号８５１が「１」となることによシ整足スイ
ッチＳＷ１からの整定値がデータバス９上に出力され、
従ってＤＲＵ　８１Ｂはデータバス９上から整定値を読
み出すことができる。ここでＤＲＵ８１Ｂは読み出しを
終了すると、時刻ｔ３にて要求信号８４１を「０」とす
る。したがって要求信号Ｓ４１が「０」となると、許可
信号Ｓｅｔとストップ信号Ｓ６が「０」となシ、発振器
１０はパルス出力を再開する。そして時刻ｔ４において
ＰＢＣ信号Ｓ２が「０」から「１」に変化することにょ
シ、デコード信号ＳＳｌも「０」となって時刻ｔ２以前
と同じ状態になる。

第７図は更に他の実施例構成図である。本実施例ではク
ロック発生回路を用いて各ＤＲＵ内のマイクロプロセッ
サ全駆動させると共に、安定化電源回路を共用しようと
するものである。第７図において図中の符号７．９及び
Ｉ、・・・工。は第５図に対応する。８．Ｃ・・・８ｎ
ｃはＤＲＵであシ、本実施例では駆動部分の髪部のみを
示している。第７図のクロ、り発生回路（ＣＬＫ）　１
５Ｈ各ＤＲＵ８、Ｃ、−＝８ｎＣに対して共通に接続さ
れ、クロック信号５ｙｆｆｉ夫々のＤＲＵ　８　、　Ｃ
・・・８ｎＣに出力する。前記各ＤＲＵは前記クロック
信号Ｓｙ’ｔ’入力してマイクロ７０ロセツサを駆動す
るシステムクロックとして使用する。更に前記ＤＲＵ　
８　、　Ｃ・・・８ｎＣが入力のサンプリングを行なう
場合にはサンプリング周波数に分周してサンプリング用
クロックを作成する〇又、電源回路（ＰＯＷ　）　１６
は、各ＤＲＵ　８　ｔ　Ｃ−８ｎＣにおいて使用する制
御電源Ｓ＋ｏ’に出力するためデジタルリレーに入力す
る電源電圧を安定化する回路である。

一般に、リレー内部の制御電ＹＪＩ？、（例えば、ｏｐ
−Ａｍｐ用の±１５■）は信頼性の点から採機装置に供
給されるＤＣｌｌｏｖないしＡ　Ｃ］−１０Ｖを装置内
回路用の電圧の大きさに降下する電源装置からの出力を
そのまま用いず、リレー内部で更に安定化する電源回路
を有する。このための電源回路が１６として示されてい
る。

第８図は本発明による他の芙施例である。図中の符号７
，９ないし１４及びＩ、・・・Ｉ、は第５図に対応する
。８１Ｄ・・・８ｎＤはＤＲＵである。

第８図において、２０１はアドレスラッチ回路（ＡＤＬ
　）であってデータバス９に接続され、ＤＲＵ８１Ｄか
らのアドレスラッチ信号Ｓ２０．’ｉ大入力た時データ
バス９上のアドレス値をラッチすると共にデコードし「
１」であるアドレス信号５２１Ａ。

・・・Ｓ　２１　Ｃ，のうちのいずれか１つを出力する
。このアドレス信号５２１Ａ、・・・５２１Ｃ１の切換
えはＤＲＵ　８　ｌＤから該アドレスに該当するアドレ
ス値ｋ　ＩＦ序出出力ることにより行なわれる。ＡＮＤ
回路２１Ａ１は前記アドレス信号Ｓ　２１　Ａ、と前記
ＤＲＵ８１Ｄから出力されるリード信号５２２１との論
理損金と９、共に信号が「１」の時、整定スイッチＳＷ
１から整定値を出力する許可を与える信号８２３Ａｌ’
ｉ出力する。そして整定スイッチＳＷ１は前記信号５２
３Ａ、ｉ入力すると整定値を出力する。又、整定スイッ
チＳＷ２も全く同じであり、前記アドレス信号８２１　
Ｂ１　　と前記リード信号８２２１とによ、！ｌ）　Ａ
ＮＤ回路２１ＢＫから信号８２３Ｂｌが出力された時、
整定値を出力する。２２１はデータラッチ回路（ＤＬ）
であって前記データバス９に接続されると共に、前記各
整定スイッチＳＷ１　。

ＳＷ２の整定値が所定の範囲にない時、ＤＲＵ８１Ｄの
不良ｔｉ示するＬＥＤｔ　　、　ＬＥＤｔが接続されて
いる。ＡＮＤ回路２１自は前記ＤＲＵ　８　、　Ｄかも
出力されるライト信号Ｓ２４＋と前記アドレス信号５２
１Ｃ１との論理損金とり、共に信号が「１」の時、信号
８２３Ｃ１に出力する。この信号５２３Ｃ＋は前記ＤＲ
ｔＪ　８　、　Ｄがデータバス９上に出力したデータを
前記データラッチ回路２２１がラッチするため、このデ
ータラッチ回路２２．に入力される。そしてデータラッ
チ回路２２、はＬＥＤ　、　　、　ＬＥＤ　２に対して
表示信号５２５Ａ、、８２５Ｂ１を夫々出力する。

上記説明ではＤＲＵ８１Ｄ、のみであったが、この構成
はＤＲＵ　８　、　Ｄ・・・ＤＲＵ８ｎＤについても全
く同様である。

又、ＤＲＵ　８　ｌＤはデータバス９の使用を要求する
使用要求信号Ｓ２６．に出力すると共に、前記データバ
ス９が使用可能であることを示す使用許可信号５２７１
を入力する。この使用要求信号８２６゜−８２６ｎと使
用許可信号Ｓ２７．・・・５２７ｎは、ＤＲＵ８１Ｄ・
・・ＤＲＵ８ｎＤのうちのいずれか１つのみがデータバ
ス９を使用する制御信号であυ、第５図における要求信
号Ｓ４１・・・Ｓ４□。と許可４８号Ｓ５．・・・８５
、ｎと同一作用である。なお第８図における分周回路１
１では、０〜（ｎ−ｉ）ｔでの分周を行なったＰＢＣ信
号Ｓ２を出力し、デコーダ回路１２はｎ個のデコード信
号５３１Ａ・・・５３ｎＡを出力し、又ＯＲ回路１４は
ｎ個の使用許可信号Ｓ　２７１・・・５２７ｎｋ入力す
る構成含有することは第５図の場合と同様である。

ここで、ＤＲＵ　８　、Ｄは整定スイッチＳＷ１＊ＳＷ
２から整定値を読み出すために、使用要求信号８２６．
を整定部７に出力し、整定部７から使用許可信号Ｓ２７
．が入力すると読み出しを開始する応動は第６図のタイ
ムチャートで説明した要求信号Ｓ４□と許可信号８５１
に同じであるので省略する。

第９図は動作説明のためのタイムチャートであシ、これ
によって第８図の応動を説明する。第９図において、Ｄ
ＲＵ８１Ｄは時刻ｔ０・・・ｔ４及びｔ４・・・ｔ６の
サイクルで夫々整定スイッチＳＷ１　。

ｓｗ２の読み出し処理をし、同じく時刻ｔ８・・・ｔ９
間で整定値の大きさを判定する。ここで整定値の大きさ
が所定の範囲にない場合には、時刻ｔ９・・・ｔｔｓの
サイクルで不良表示処理を実行する。

時刻ｔｏ・・・ｔ３においてデータバス９上には整定ス
イッチＳＷｌに対応するアドレス値が出力される。更に
、時刻ｔ！・・・ｔ２間にＤＲＵ８＋Ｄからアドレスラ
ッチ信号５２０１が出力されると、時刻ｔ１においてア
ドレスラッチ回路２０１はデータバス９上のアドレスを
ラッチし、アドレス信号５２１Ａｓを出力する。次に、
時刻ｔ３・・・ｔ４間にリード信号８２２１が出力され
るとＡＮＤ回路２１Ａ、からの出力信号５２３Ａ、が「
１」となり、整定スイッチＳＷ、からの整定値がデータ
バス９上に出力される。そしてＤＲＵ８１Ｄはデータバ
ス９上からこの整定値を読み込む。時刻ｔ４・・・ｔｌ
ｌにおける整定スイッチＳＷ２の読み出しについても全
く同じである。

次に、整定スイッチＳ　Ｗ　１　　＋　Ｓ　Ｗ　２の整
定値が共に不良の時の動作を説明する。先ず、時刻ｔ９
・・・ｔＨにおいて不良表示用のアドレス値が出力され
る。そして時刻ｔｓｏ・・・ｔｌ、の間にアドレスラッ
チ信号８２０１が出力されると、時刻ｔ１゜においてア
ドレスラッチ回路２０ｓはデータバス９上のアドレスを
ラッチすることによシ、アドレス信号５２ＩＣ，’ｉ出
力すると共に、アドレス信号８２１Ｂ１の出力を停止す
る。

一方・時刻ｔ１２においてＤＲＵ８ｔＤからデータバス
９上にＬＥＤ、　　、　ＬＥＤ！’ｉ点灯する信号が出
力される。そして時刻ｔｌｌ＋・・・ｔ　１４において
ライト信号８２４、が出力されることによｐＡＮＤ回１
ＮＩ２１Ｃ１からの出力信号８２３Ｃ，が「１」となシ
、データラッチ回路２２１がデータバス９上のデータを
ラッチし、表示信号２５Ａ、、２５Ｂ１が出力されてＬ
Ｅｌ）、。

ＬＥＤ　２が点灯する。

以上のように本実施例の場合はデータバス９を双方向性
のパスとして用いると共に、整定スイッチを選択するた
めのアドレス値をデータバス９を用いて送出することに
より、信号線の数を減少し、回路構成を簡素化している
。

第１０図は本発明による更に他の実施例である。

図中の符号７，９ないし１２及びｌｌ・・・Ｉｎは第８
図に対応している。８１Ｅ・・・８ｎＥはＤＲＵである
。

ＤＲＵ　８ｓ　Ｅ・・・ＤＲＵ　８．１Ｅはデータバス
９Ａとアドレスバス９Ｂに接続される。整定部７は各整
定スイッチＳＷ、・・・５ｗ２ｎと、この整定スイッチ
ＳＷ１・・・ＳＷ！、によって整定された整定値をＤＭ
Ａ（Ｄｉｒｅｃｔ　Ｍｅｍｏｒｙ　Ａｃｃｅｓｓ　）　
ｆ介して各ＤＲＵ８＋Ｅ・・・ＤＲＵ８ｎＥＫ書き込む
ためのＤＭＡ制御回路２３とからなっている。以下にＤ
ＭＡ制御回路２３の構成ｒ説明する。

発振器１０は原発振器１０Ａと分周回路１０Ｂとからな
り、前記原発振器１０Ａからの出力Ｓ２６は前記分周回
路１０Ｂとアドレス発生部（ＡＤＧ　）２４とに入力す
る。そして分周回路ｌＯＢは信号Ｓ２６を分周し、発振
器１０の出力となるパルスイぎ号Ｓｓｋ出力する。ここ
でノぐルス個号Ｓ１を入力する分周回路１１　、　ＰＢ
Ｃ信号Ｓ２Ａ、デコード回路１２及びデコード信号５ｓ
ｌＡ・・・５３ｎＡは第９図の構成と全く同じである。

デコード信号８ｓｌＡ・・・５３ｎＡは夫々ＤＲＵ　８
　、　Ｅ−ＤＲＵ　８　ｎＥに入力されＤＭＡの要求を
行なう。アドレス発生部２４は信号８２６とＤ面８１Ｅ
・・・ＤＲＵ　８　ｎＥの夫々から出力されるＤＭＡ許
可信号５２７１・・・Ｓ　２７　ｎｕ’入力する。そし
て前記ＤＭＡ許可信号５２７１・・・５２７ｎのうちの
いずれか１つが入力されると前記信号５２６ｅ分周する
ことによシ、ＤＭＡアドレス信号８２８’に送出し、各
アドレス毎に発生するライトパルスＳ２９を出力する。

前記ＤＭＡアドレス信号８２８は１つのＤＲＵが有する
複数の整定スイッチを区別するための信号であってアド
レスバス９Ｂ上に出力されると共に、アドレスデコード
回路（ＡＤＤ　）　２５　ｓ・・・２５ｎに入力される
。アドレスデコード回路２５、は前記ＤＭＡアドレス信
号８２８と前記ＤＭＡ許可信号５２７１とを入力し、前
記ＤＭＡ許可信号８２７、が入力されると、ＤＭＡアド
レス信号８２８をデコードしてアドレス信号８２９□、
Ｓ２９□を出力し、整定スイッチＳ　Ｗ　１　　＊　Ｓ
　Ｗ　２からの整定値をデータバス９Ａ上に出力する許
可會与える。前記したアドレスデコード回路２５１以外
の他のアドレスデコード回路２５ｚ・・・２５ｎも全く
同様機能を有している。

したがって前記ＤＲＵ８＋Ｅはデコード信号Ｓ　３１Ａ
を入力し、ＤＭＡが許ｏｌできる状態になると・前記Ｄ
ＭＡ許可信号Ｓ２７＋にアドレス発生部２４及びアドレ
スデコード回路２５．に出力する。他のＤＲＵ８２Ｅ・
・・ＤＲＵ　８　ｎＥも全く同様である。

第１１図は動作説明のだめのタイムチャートであり、こ
れによって第１０図の応動を説明する。

先ず、デコード回路１２から一定周期で出力されるデコ
ード信号５３１Ａ・・・３３ｎＡについては前記第４図
で説明したデコード信号Ｓ３＋　・・・Ｓ３．ｎと同じ
である。

今、時刻ｔｏ・・・ｔｓにおいてデコード信号Ｓ３．Ａ
が出力されると、この信号はＤＲＵ　８　、　Ｅ　に入
力され、これによってＤＭＡが許可できる状態になった
ことによって時刻ｔｌにおいでＤＭＡ許可信号８２７１
が出力される。このＤＭＡ許可信号８２７１がアドレス
発生部２４に入力されると、信号８２６を分周してＤＭ
Ａアドレス信号８　’２８を発生する。

このＤＭＡアドレス信号Ｓ２８は時刻ｔ２・・・ｔｓの
間は整定スイッチＳＷ１に対応しメアドレス値「０」に
なシ、又、時刻ｔ５・・・ｔｓの間は整定スイッチＳＷ
２に対応したアドレス値「１」になる。

更に、アドレス発生部２４は時刻ｔ３・・・ｔ４及びｔ
６・・・ｔ７の間ライトパルスＳ２９’ｅ出力する。

一方、アドレスデコード回路２５１は前記アドレス発生
部２４と同様にＤＭＡ許可信号５２７１が入力されてお
り、アドレス発生部２４からのＤＭＡアドレス信号８２
８にもとづき、時刻ｔ２・・・ｔｓの間はアドレス信号
８２９□を出力し、同じく時刻ｔ５・・・ｔｓの間はア
ドレス信号８２９ｚｋ出力する。したがってデータバス
９Ａ上には時刻ｔ２・・・ｔ６の間、整定スイッチＳＷ
ｉの値が出力され、同じく時刻ｔ５・・・ｔｓの間、整
定スイッチＳＷ２の値が出力される。

したがってＤＲＵ８１ｇは、時刻ｔ２・・ｔｓの間にア
ドレスバス９Ｂ上のアドレス値「ｏ」にしたがって、デ
ータバス９Ａ上に出力された整定スイッチＳＷ、の整定
値をライトパルスＳ２］Ｃよ９嘗き込み、又、時刻ｔｓ
・・・ｔｓの間では整定スイッチＳＷ２の整定値を書き
込む。そして時刻ｔ９においてデコード信号５３１Ａが
「ｏ」となシ、次でデコード信号５３２Ａが「１」とな
ることによシ、ＤＲＵ　８２　Ｆにおける同様なりＭＡ
処理が実施され、以下同様にしてＤＲＵ　８　ｎＥ　　
までのＤＭＡ処理の終了によシ再度ＤＲＵ　８１Ｅ　　
に戻る。

上記説明においては共通母線に接続された複数回線につ
いての保護の場合であったが、前記保護対象に限定され
るものではなく、変圧器保餓及び回転機保護であっても
、１台もしくは複数台をブロック単位とすることによシ
同様に適用できるばかシか、各回線に分岐がある系統に
対しても適用できることは云うまでもない。

〔発明の効果〕

以上説明した如く、本発明によれば複数の保護対象を有
するデジタルリレー構成において、保藤対象を複数のブ
ロックに分割し、各ブロック毎にデジタルリレーユニッ
トを夫々もうけ、しかも整定部を共通にもうけて各整定
値はデータバスを介して読み出す構成としたので、保護
対象の増減に速応できると同時に故障判定プログラムを
用いたデジタルリレーが適用でき、更にデジタルリレー
も標準化できる。又、デジタルリレーユニットにおいて
は処理が少なくてすむため低速処理のマイクロプロ七゛
ツサを用いることができ安価となる。

【図面の簡単な説明】

第１図はデジタル形継電器の従来回路構成図、第２図は
本発明による保護継電器の一実施例構成図、第３図は他
の実施例構成図、第４図は動作説明のためのタイムチャ
ート、第５図は他の実施例構成図、第６図は動作説明の
ためのタイムチャート、第７図は他の実施例構成図、第
８図は他の実施例構成図、第９図は動作説明のためのタ
イムチャート、第１０図は他の実施例構成図、第１１図
は動作説明のためのタイムチャートである。１−１〜１−ｎ・・・フィルタ回路２−１〜２−ｎ・・・サンプルホールド回路３・・・マ
ルチプレクサ回路４・・・アナログ／デジタル変換回路５・・・ダイレクトメモリアクセス回路６・・・演算処
理装置　　　７・・・整定回路８１〜８ｎ・・・デジタ
ルリレーユニット９．９Ａ・・・データバス　９Ｂ・・
・アドレスバス１０．１ＯＡ・・・発振器　１０Ｂ、１
１・・・分周回路１２・・・デコーダ回路　　１３・・
・論理積回路１４・・・論理和回路　　　１５・・・ク
ロック発生回路１６・・・電源回路　　　　　２０・・
・アドレスラッチ回路２　］　Ａ１＊　２１　Ｂｔ　＊
　２１　Ｃ＋・・・論理積回路２２・・・データラッチ
回路２４・・・アドレス発生部　２５・・アドレスコード回
路特許出願人　東京芝浦電気株式会社代理人弁理土石井紀男第２図第３図＝： ■ 土　第叱第６圓Ｓ６　　　　　　　　　　　′ デゝタバス　　　　　　　　　　　　　　　　ｓｗ１第
７図

Claims

【特許請求の範囲】

（１）　　複数の電力系統設備を保護対象とする保護継
電器において、保護対象を適当な数毎にブロック分けし
てブロック毎の系統電気量を入力し動作判定を行なう複
数のデジタル演算処理装置と、前記各デジタル演算処理
装置に対して共通にもうけられ判定基準を出力する整定
部と、前記複数のデジタル演算処理装置と整定部との間
に整定値を転送するだめのデータバスをもうけたことを
特徴とする保護継電器。
（２）複数の電力系統設備を保護対象とする保護継電器
において、保護対象を適当な数毎にブロック分けしてブ
ロック毎の系統電気量を入力し動作判定を行なう複数の
デジタル演算処理装置と、前記各デジタル演算処理装置
に対して共通にもうけられ判定基準を出力する整定部と
、前記複数のデジタル演算処理装置と整定部との間に整
定値を転送するためのデータバスとを夫々そなえ、上記
整定部は各デジタル演算処理装置に対応してもうけた整
定スイッチと、基準となるパルス信号を送出する発振器
と、前記発振器からの出力をと９込み２進数に変換する
分周回路と、前記分周回路からの出力をとシ込み前記各
整定スイッチ及びデジタル演算処理装置にデコード信号
を送出するデコード回路とからなることを特徴とする保
護継電器。
（３）　　複数の電力系統設備を保護対象とする保−継
電器において、保護対象を適当な数毎にブロック分けし
てブロック毎の系統電気量を入力し動作判定を行なう複
数のデジタル演算処理装置と、前記各デ・ソタル演算処
理装置に対して共通にもうけられ判定基準を出力する整
定部と、前記複数のデジタル演算処理装置と整定部との
間に整定値を転送するためのデータバスとを夫々そなえ
、上記部屋部は各デジタル演算処理装置に対応してもう
けた整定スイッチと、基準となるパルス信号を送出する
発振器と、前記発振器からの出力をとシ込み２進数に変
換する分周回路と、前記分周回路からの出力をと９込み
デコード信号を送出するデコ−ド回路と、前記デコード
回路からの出力とデジタル演算処理装置からの要求信号
とが入力され前記デジタル演算処理装置に対して許ｎ」
信号を送出する論理積回路と、前記論理積回路からの許
可信号が入力され発振器に対して出力状態を保持するた
めのストップ信号を送出する論理和回路からなることを
特恒とする保護継電器。
（４）　複数の電力系統設備を保挿対象とする保護継電
器において、保睦対象を適当な数毎にブロック分けして
ブロック毎の系統電気量全入力し動作判定を行なうデジ
タル演算処理装置と、前記各デジタル＠算処理装置に対
して共通にもうけられ判定基準を出力する整定部と、前
記複数のデジタル演算処理装置と整定部との間に整定値
を転送するためのデータバスとを夫々そなえ、上記整定
部は各デジタル演算処理装置に対応してもうけた複数個
の整定スイッチと、基準となる・ぞルス信号を送出する
発振器と、前記発振器からの出力をとり込み２進数に変
換する分周回路と、前記分周回路からの出力をとシ込み
デコード信号を送出するデコード回路と、前記デコード
回路からの出力とデジタル演算処理装置からの要求信号
とが入力され前記デジタル演算処理装置に対して許可信
号を送出する論理積回路と、前記論理積回路からの許可
信号が入力され発振器に対して出力状態を保持するため
のストップ信号を送出する論理オＩＪ回路と、前記デジ
タル演算処理装置からのアドレスラッチ信号によりデー
タバス上のアドレスを入力して順次アドレス信号を送出
するアドレスラッチ回路と、前記アドレス信号とデジタ
ル演算処理装置からのリード信号とによシデータパス上
に順次整定値？出力する複数個の論理積回路と、整定ス
イッチからの整定値が範囲外である場合にデータバス上
のデータをラッチするデータラッチ回路とからなること
を特徴とする保護継電器。
（５）　　複数の電力系統設備を保護対象とする保護Ａ
Ｉ４電器にオイて、保護対象を適当な数毎にブロック分
けしてブロック毎の系統電気量を入力し動作判ｋｋ行な
う複数のデジタル演算処理装置と、前記各デジモ演算処
理装置置に対して共通にもうけられ判定基準を出力する
整定部と、前記複数のデジタル演算処理装置と整定部と
の間に整定値を転送するデータバス及びアドレス値を転
送するアドレスバスとを夫々そなえ、上記整定部は各デ
ジタル演算処理装置に対応してもうけた複数個の整定ス
イッチと前記緊定スイッチに対してアドレス信号を送出
するＤＭＡ制御回路とを有し、かつ前記ＤＭＡ制御回路
は基準となる・千ルス信号を送出する発振器と、前記発
振器からの出力をとシ込み２進数に変換する分周回路と
、前記分周回路からの出力をとυ込みデコード信号を送
出するデコード（ロ）路と、デジタル演算処理部からの
ＤＭＡ許可信号を入力しＤＭＡアドレス信号及び書き込
みのためのライト信号を発生するアドレス発生部と、前
記ＤＭＡアドレス信号を入力し整定スイッチに対してア
ドレス信号を送出するアドレスデコーダ回路とからなる
ことを特徴とする保護継電器。