JPS5984539A - テスト機能を有する集積回路チツプ - Google Patents

テスト機能を有する集積回路チツプ

Info

Publication number
JPS5984539A
JPS5984539A JP58180867A JP18086783A JPS5984539A JP S5984539 A JPS5984539 A JP S5984539A JP 58180867 A JP58180867 A JP 58180867A JP 18086783 A JP18086783 A JP 18086783A JP S5984539 A JPS5984539 A JP S5984539A
Authority
JP
Japan
Prior art keywords
line
input
data
gate
output
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP58180867A
Other languages
English (en)
Other versions
JPH0260145B2 (ja
Inventor
ブライアン・ア−ル・マ−シイ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of JPS5984539A publication Critical patent/JPS5984539A/ja
Publication of JPH0260145B2 publication Critical patent/JPH0260145B2/ja
Granted legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
    • G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
    • G01R31/318572—Input/Output interfaces
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
    • G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
    • G01R31/318555—Control logic
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F15/00—Digital computers in general; Data processing equipment in general
    • G06F15/76—Architectures of general purpose stored program computers
    • G06F15/78—Architectures of general purpose stored program computers comprising a single central processing unit
    • G06F15/7867—Architectures of general purpose stored program computers comprising a single central processing unit with reconfigurable architecture

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Quality & Reliability (AREA)
  • Test And Diagnosis Of Digital Computers (AREA)
  • Tests Of Electronic Circuits (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Testing Of Individual Semiconductor Devices (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Maintenance And Management Of Digital Transmission (AREA)
  • Control Of Motors That Do Not Use Commutators (AREA)
  • Selective Calling Equipment (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の分野〕 本発明はディジタル・コンピュータで用いるたぬのＬＳ
ＳＤ論理システムに関し、更に詳細にいえば、集積回路
チップ上のＬＳＳＤスキャン・ストリングを多重使用す
るだめの論理に関する。
〔背景技術〕
論理回路のテスト技術として、ＬｓｓＤ（レベル・セン
シティブ・スキャン・デザイン）技術が知られている。
最も基本的な形では、ＬＳＳＤの原理は、入力パッドか
らＬＳＳＤＳＳ上・レジスタの直列入力への専用の直列
データ路を使用してテスト・データをスキャン・インし
、そしてテスト期間にテスト・データを、テストされる
べき集積回路チップ上の組込み論理（ｅｍｂｅｄｄｅｄ
　ｌｏｇｉｃｌへ出力することを含む。テスト期間に、
組込み論理はＬＳＳＤスキャン・ストリング即ちＬＳＳ
Ｄスキャン経路からのテスト・データ入力を処理し、そ
の論理処理の結果を、その組込み論理と関連する出力Ｌ
ＳＳＤシフト・レジスタへ出力する。出力ＬＳＳＤシフ
ト・レジスタはテスト結果データを、同じまたは別のＬ
ＳＳＤスキャン・ストリングへ直列に出力し、またテス
ト結果データはテスト結果の分析のためにチップから直
列に出力される。これらの原理は例えば、特公昭５２−
２５２８７号公報、特公昭５２７２８６１４号公報、特
公昭５２１０３３７号公報、および特開昭５６−６７５
２号公報に示されている。
〔発明の概要〕
本発明の目的は集積回路チップ上のＬＳＳＤストリング
を多重使用することである。
１１０の目的は検出されたパリティ・エラーに応答して
集積回路論理チップ上の論理経路を再構成することであ
る。
池の目的は集積回路チップ上のＬＳＳＤストリングを多
重使用することにより、検出されたパリティ・エラーに
応答して集積回路論理チップ上の論理経路を再構成する
ことである。
池の目的はテストが行なわれていない期間に、ＬＳＳＤ
ス）　ＩＪングにより集積回路論理チップ上の論理ブロ
ックへ制御パラメータを与えることである。
本発明によれば、集積ディジタル論理回路チップ上のＬ
Ｓ　ＳＤストリングは、集積回路チップ上の種々の部分
へテスト・テークを転送する正規の機能に加り−て、集
積回路チップ上の一理ブロックへ制御パラメータを与え
る機能及び集積回路チップ上の再構成論理へ再構成メツ
セージを与える機能の多重機能を行なうのに用いられる
。これによれば、これらの機能に用いられる集積回路チ
ップ上のＩ１０パッドの数を減じることができる。
〔実砲列〕
第１図は本発明を適用しうる多チップ・システムの構成
を示している。この図では、４つのディジタル論理集積
回路チップ２４Ａ〜２４Ｄがアレイ処理のため縦続形で
接続されている。例えば、１６点高速フーリエ変換が入
力線２０２のデータ入力について行なわれるものとする
と、最初のチップ２４Ａは最初の２点バクフライ計算（
ｔｗｏ−ｐｏｉｎｔ　ｂｕｔｔｅｒｆｌｙ　ｃｏｍｐｕ
ｔａｔｉｏｎ　　）を行ない、その結果は次のチップ２
４Ｂの入力への線２０２Ｂに出力される。チップ２４Ｂ
は次に第２の２点バタフライ計算を行ない゛、その結果
はチップ２４Ｃへの線２０２Ｃに出力される。チップ２
４Ｃは第６の２点バタフライ計算を行ない、ノー酸のチ
ップ２４Ｄへの線２０２Ｄにその結果を出力する。
チップ２４Ｄは第４の２点バタフライ計算を行ない、線
２０にその結果を出力する。１６点バタフライ計算は夫
々のチップの動作に依存するから、１６点バタフライ計
算をう１く実行するためには、夫々のチップにより実行
される算術演算を統制的に制御する必要があり、各チッ
プは信頼性をもってその動作を実行しなければならない
。
グループ制御装置２２はプログラムされたマイクロプロ
セッサであり、夫々の入力１０Ａ〜１゜Ｄをブｒしてデ
ィジタル論理集積回路チップ２４Ａ〜２４Ｄに接続され
た制御バス１０を有する。制御バス１０はグループ制御
装置２２とチップ２４Ａ〜２４Ｄとの間で制御情報を通
し、相互依存性のあるチップの算術演算を統制する所要
の演算制御機能を実行する。制御バス１０は更にグルー
プ制御装置２２とチップ２４Ａ〜２４Ｄとの間でテスト
情報を通し、選択されたテスト期間の間にＬＳＳＤ技術
を用いて動作テストを行なう。このようなテストの結果
、チップ２４Ａ〜２４Ｄの特定の１つで障害状態が示さ
れたときは、グループ制御装置２２から制御バス１０を
介してその障害チップへ再構成情報を伝送し、障害チッ
プの再構成を制御することができる。このとき障害チッ
プは所望の結果を発生するように、例えば、上述の１６
点バタフライ計算をう１く完了させるように、低下モー
ドで動作することができる。
第１図に示されているチップに接続された他の線はメモ
リ・バスＭ１〜Ｍ４を含み、そのうちのいくつかは例え
ばＡ／Ｄコンバータのような周辺装置へのＩ１０バスと
しても働く。補助データ入力線２０３Ａ〜２０３Ｄは低
下モードでも動作できない障害チップを迂回してデータ
を送るのに用いられる。補助テスト入力線１４は製造期
間にチップ２４Ａ〜２４Ｄの特殊テストを行なうのに用
いられる。
第２図はチップ２４Ａ〜２４Ｄ（７）１つＣ以下チップ
２４と示す）の詳細を示している。制御パス１０は７つ
のディジタル信号線、即ち直列制御／テスト入力線５０
．直列制御／テスト出力線５２、タイプＡ線５４、タイ
プＢ線５６、選択線５８、クロック線、６ｏ１および信
号出力線６２を含む。
これらの線は第６図に詳細に示されているチップ２４上
のモニタ回路１００に接続される。モニタ回路１００は
制御バス１ｏとチップ２４の間の制御インクフェイスと
して働き、チップ２４上のｍ々の制御及び演算論理と相
互接続する。データ・バス２０２Ａ〜２０２Ｄは第２図
ではデータ・バス２０２として参照する。データ・バス
２［］２は８つのデータ線ＤＯ〜Ｄ７及びパリティ線Ｐ
を有する。この例では奇数パリティ則が用いられ、した
がってデータ・バス２０２によシ入力される２進１の総
数は常に計数でなければならず、パリティ線Ｐはこの分
数パリティ則に従って２進０または２進１の１直をとる
。データ・バス２０２のデータ入力が偶数パリティを持
つ場合、これは８つのデータ線ＤＯ〜Ｄ７の１つにデー
タ・エラーが生じたことを表わす。チップ２４上の再構
成論理２２５はグループ制御装置２２から送られるコマ
ンドに応答し、妥当な８ビツト情報が線２４８をフＦし
てチップ２４上の組合せ論理機能ブロック１１０へ出力
されるようにデータ線ＤＯ〜Ｄ７及びパリティ線Ｐを再
構成する。この状態下で動作している場合、チップはパ
リティ線Ｐのパリティ・エラー表示を利用で会なくなシ
、このモードの動作は低下モードの動作といわれる。再
構成論理２２５を制御する再構成メツセージはグループ
制御装置２２からバス１０の線５０を介してビット直列
にモニタ１００に送られる。線５０の再構成メツセージ
・データ入力はスキャン・ゲート７８を通り、直列スキ
ャン・ストリング２１０を介して再構成シフト・レジス
タ２１２に送られる。再構成デコーダ２１６はシフト・
レジスタ２１２の再構成メツセージに応答して再構成論
理２２５を制御し、パリティ線Ｐとデータ入力線ＤＯ〜
Ｄ７のうちの１つの障害データ入力線とに対する経路を
変更する。この動作は第４図に関連して後述する。
再構成論理２２５及び再構成デコーダ２１６はインタフ
ェイス・ポート２００の一部を形成する。
チップ上の組合せ論理回路１１０の動作可能性を調べる
ため周期的にテストが行なわれる。これは、テスト期間
に線５ｏを介してモニタ１００のスキャン・ゲート７８
へテスト・パターンをビット直列に入力するＬＳＳＤの
原理を用いて行なわれる。この直列テスト・パターンは
直列スキャン・ストリング２１０を介して例えばＬＳＳ
Ｄシフト・レジスタ１０４へ出力される。テスト・パタ
ーンのビットは線１１１にょシ組合せ論理機能ブロック
１１０の入力へ並列に出力され、１サイクルの算術演算
が実行される。この算術演算・の結果は線１１８により
Ｌ　Ｓ　Ｓ’Ｄシフト・レジスタ１１４の並列入力に出
力される。次に、結果のデータ・ビットは線１２２によ
シ直列スキャン・ストリング１１２の出力線１１２′に
直列に出力され、スキャン・ゲート７８に戻される。次
いで、テスト結果ビットは直列制御／テスト出力線５２
にょジグループ制御装置２２へ直列に出力され、グルー
プ制御装置２２でテスト結果の分析が行なわれる。
アレイ処理における算術演算は典型的には、基本的な算
術演算の反復シーケンスを含む。このような非常に反復
性の高い算術演算は汎用コンピュータの場合よりもブラ
ンチ及び割込みがはるかに少ない。そのため、この分野
で周知のパイプライン技′術を、用いて２、算術演算の
順次部分を同時に実行することができる。したがって、
特定の集積回路チップ２４の演算論理では、ある限られ
たレパートリ−の命令セットを利用でき、命令記憶装置
から新しい命令セットを頻繁にアクセスする必要がない
。したがって、特定のアレイ処理算術演算では、その限
られた数の命令セットのうちのどれが実行されるべきで
あるか全指定する制御パラメータを使用することが可能
になる。
本発明によれば、制御セットアツプ期間に集積回路チッ
プ２４の組合せ論理機能ブＩ」ツク１１０へ制御パラメ
ータを伝えるのにビット直列のＬＳＳＤストリングが用
いられる。ある特定の制御セットアツプ期間に、制御パ
ラメータ・メツセージＩｄ−線５０ｆ介してモニタ１０
０のスキャン・ゲート７８にビット直列に入力される。
制御パラメータ・メツセージは次に、例えば、直列スキ
ャン・ストリンフ、２１０ｆニブｒして制御パラメータ
・シフト・レジスタ１０２の直列入力へ出力される。次
に制御パラメータ・ビットは線１ｏ３により組合せ論理
ブロック１１００制御入力に並列に出力さレル。１１２
のような付加的なスキャン・ストリーレジスタ及び１１
５のような付加的な制御パラメータ・シフト・レジスタ
をスキャン・ゲート７８に接続する。スキャン・ゲート
７８はスキャン・ストリング２１０．１１２を選択的に
＃ｊ５０，５２へ接続することができる。このように、
集積回路チップ上のＩ１０パッド及び直列スキャン・ス
トリングを効率的に使用でき、直列スキャン・ストリン
グ’ｉ、ＬＳＳＤテスト、障害データ経路の再構成及び
集積回路チップ２４上の組合せ論理機能ブロックへの制
御パラメータの伝達のために多重使用できる。
典型的な集積回路チップ２４は、５万個ものゲートを含
み、その回路の信頼性あるテス）１行ないうる程度に十
分に短いスキャン・ストリング及び十分な機能的分離を
与えるだめには、１０００個程度のＬＳＳＤラッチを必
要とする。実際のＬＳＳＤテスト技術では一般に、スキ
ャン・ストリング当９２００個のＬＳＳＤラッチが限界
と考えられるから、この例の場合はチップ２４上に少な
くとも５つの直列スキャン・ストリングがある。線５０
．５２を複数の直列スキャン・ストリング１１２．２’
１０などへ選択的に接続するだめ、モニタ１００のスキ
ャン・ゲート７８はこれらの線の間で選択的にスイッチ
できる。これについてけ第３図と関連して説明する。
第６図に示されるモニタ１００はタイプ・デコーダ５５
へのタイプＡ線５４及びタイプＢ線５６の入力を有し、
タイプ・デコーダ５５は入力ゲート５１及び出力ゲート
５６への出力を有する。タイプＡ線５４及びタイプＢ線
５６の信号の２進圃は４つのタイプのメツセージのどれ
が直列制御／テスト入力線５０に入力されるかを表わす
。Ａが０でＢが０または１の場合、線５ｏのメツセージ
入力はコマンドである。Ａが１でＢが０の場合、線５０
のメツセージ入力は割込みである。Ａが１ＴＢが１の場
合、線５０のメツセージ入力はスキャン・データである
。
入力ゲート５１は線５４のＡの値が０のときタイプ・デ
コーダ５５がらの信号に応答して線５゜のメツセージ入
力を線８２へ転送する。入力ゲート５１はａ５４のＡの
１直が１で線５６のＢの１直が０のとき線５ｏのメツセ
ージ入力を線８６へ転送する。入力ゲート５１は線５４
のＡの直及び線５６のＢの直が１のとき線５０のメツセ
ージ人力を線８４へ転送する。
次に、第６図のモニタ１００の６つの異なるタイプの動
作、１２０ち、制御パラメータの変更、ＬｓＳＤテスト
、及び検出されたパリティ・エラーに基づくデータ線の
再構成、の実行に関連してモニタ１００の構造について
詳しく説明する。
〔制御パラメータの変更〕
チップ２４の演算論理における制御パラメータを変更す
るためには、その制御パラメータ・シフト・レジスタを
含むスキャン・ストリングを選択し、演算動作を停止さ
せ、その制御パラメータ・シフト・レジスタへ新しい制
御パラメータをスキャン・インし、次１を算動作を再開
する必要がある。これは、次に述べる６ステツプ・シー
ケンスで達成される。
最初の時間間隔では、タイプＡ線の信号及びタイプＢ線
の信号は２進０であり、直列入力線５゜に少数られるイ
メージがコマンドであることを示す。コマンド・メツセ
ージは１６ビツトの長さであり、入力ゲート５１、線８
２を升して命令レジスタ６４へ転送される。コマンド・
メツセージは３つの基本フィールドを有する、叩ち、ビ
ット。
〜２は命令フィールドを構成し、ビット３〜７はアドレ
ス・フィールドを構成し、ビット８〜１５はモード・フ
ィールドを構成する。ビットＤ〜２は命令レジスタ６４
から線６６を介してデコーダ６８へ入力される。このフ
ィールドからは５つの命令がデコードされる、即ち、モ
ード・レジスタ・ロード命令、ステータス・レジスタ読
取り命令、ステータス・レジスタ・リセット命令、命令
レジスタ６４の１６ビツト情報をマルチプレクサＭＰＸ
　　８５及び応答レジスタ８７を介して出力線５２へ戻
す命令レジスタ・エコー命令、及びノー・オペレーショ
ン命令である。−、この最初の時間間隔では、ビット０
〜２はモード・レジスタ・ロードを指示する。
ビット６〜７はアドレスであって、デコーダ７２．９５
．１０６によってデコードされ、モード・レジスタ７４
．９６．１０’７のどれが線８ｏのモード・ビット８〜
１５を受取るべきか全決める。
この例では、線７０のアドレスはデコーダ７２によって
デコードされ、モニタのスキャン・セクションのモード
・レジスタ７４が線８０のビット８〜１５を受取るべき
であるものとして指示する。
モード・レジスタ７４にロードされた８ビツトはデコー
ダ７６によってデコードされ、スキャン・ストリング２
１０全選択する。この選択はスキャン・ゲート７８によ
って実行され、スキャン・ゲート７８は入力ゲート５１
からのデータ入力線８４をスキャン・ストリング２１０
の入力線に接続し、スキャン・ストリング２１［］の出
力線２１０′からのデータ出力線８８を出力線５２に接
続する。
この例における第２の時間間隔では、選択線５８により
チップ２４が選択された場合、タイプＡ線５４及びタイ
プＢ線５６は２進０であり、データ入力線５０の直列メ
ツセージ入力はコマンドである。このコマンドは、割込
み信号を受敗ったとき集積回路チップ２４での演算処理
を停止させるように働く割込み時停止コマンドである。
この１６ビツト・コマンドは入力ゲート５１から線８２
を介して命令レジスタ６４へ転送される。ビット０〜２
はモード・レジスタ・ロード命令としてデコーダ６８に
よりデコードされる。ビット３〜７゜はデコーダ１０６
によりデコード芒れ、モニタのタイミング・セクション
のモード・レジスタ１０７がビット８〜１５の情報を受
取るべきであること全指示する。ビット８〜１５は線８
０によシモード・レジスタ１０７に出力され、これは次
の割込み信号を受取ったとき、チップ上の演算処理をタ
イミング制御装置１０８により停止させることを指示す
るコマンドである。
この例における第３の時間間隔では、チップ２４が選択
線５８によって選択されたとき、タイプＡ線は２進１、
タイプＢ線は２進０であり、データ入力線５．０の直列
メツセージが割込み信号であることを示す。線５０のメ
ツセージは入力ゲート５１から線８６を介してタイミン
グ制御装置１０８へ転送され、これはチップ２４の演算
論理ブロックへ停止信号を出力して演算論理動作を停止
させる。
この例における第４の時間間隔では、タイプＡ線５４及
びタイプＢ線５６は２進１であり、入力線５０のメツセ
ージ入力がデータであることを示す。入力ゲート５１は
線８４を介してこのメツセージをスキャン・ゲート７８
へ出力し、スキャン・ゲート７８は、制御パラメータで
あるこのデータを、スキャン線２１０を介して第２図の
制御パラメータ・シフト・レジスタ１０２へ転送スる。
所望にりじて、シフト・レジスタ１０２の制御パラメー
タはチップ上のリセット信号により組合せ論理ブロック
１１０へ並列に出力される。
この例における第５の時間間隔では、タイプＡ線５４及
びタイプＡ線は２進Ｏであシ、データ入力線５０のメツ
セージがコマンドであることを示す。このコマンド・メ
ツセージは、次の割込み信号の受信時に集積回路チップ
２４上の演算論理ブロックにおける演算処理を再開させ
るラン・メツセージである。このメツセージは入力ゲー
ト５１から線８２”１（ｆｐ　して命令レジスタ６４へ
転送される。ビットＯ〜２はデコーダ６８によってデコ
ードされ、モード・レジスタ・ロードを示す。デコーダ
１０６は線７０のアドレスをデコードし、モード・レジ
スタ１０７が線８０のメツセージを受取るべきを指示す
る。ラン・コマンドはタイミング制御装置１０Ｂにロー
ドされ、次の割込み信号全待機する。
この例における第６の時間間隔では、タイプＡ線５４は
２進１、タイプＢ線５６は２進０であジ、データ線５０
のメツよ−ブ赤割込み信号であることを示す。この割込
み信号は入力ゲート５１から線８６を介してタイミング
制御回路１０８へ転送され、集積回路チップ２４の演算
論理ブロック１１０にある演算論理動作を再開させる。
このように、集積回路チップ上のＬ　Ｓ　Ｓ　Ｄ　Ｗ列
スキャン・ストリング２１０は集積回路チップ上の組合
せ論理機能ブロック１１０の論理動作全制御する制御パ
ラメータ全変更するのに使用できる。
第２のり、ＳＳＤ直列スキャン・ストリング１１２の一
部でβる制御パラメータ・シフト・レジスタ１１５も、
制御パラメータ・シフト・レジスタ１０２に対して述べ
たように動作できる。
［ＬＳＳＤテスト〕 この例ではＬＳＳＤテストは次のように行なわれる、１
１］ち、グループ制御装置２２（第１図）から第１の直
列スキャン・ストリング２１０を介して第１のＬＳＳＤ
シフト・レジスタ１０４へ入力テスト・パターン全転送
して論理機能ブロック１１０へ入力を与え、１つの論理
サイクル全実行した後、七のテスト・パターンの処理結
果を第２のＬＳ　ＳＤシフト・レジスタ１１４からスキ
ャン・アウトし、第２の直列スキャン・ストリング１１
２を介してグループ制御装置２２に戻しテスト結果を分
析することによって行なわれる。
この例の第１の時間間隔では、選択線５８がオンにされ
た場合、タイプＡ線及びタイプＢ線は２進０でめジ、入
力データ線５０のメツセージがコマンドであることを示
す。このコマンドは第１のスキャン・ストリング２１０
を選択する。このコマンド・メツセージは入力ゲート５
１がら線８２を介して命令レジスタ６４へ転送される。
メツセージのビット８〜１５は線８ｏにょクモード・レ
ジスタ７４へ転送され、デコーダ７６でデコードサレテ
、スキャンΦゲート７８はストン・ストリング２１０’
ｉデータ入カ線８４へ接続する。
この例における第２の時間間隔では、タイプＡ線及びタ
イプＢ線は２進０であり、データ線５゜のメツセージ入
力がコマンドであることを示す。
このコマンドは割込み時停止コマンドである。このコマ
ンドは入力ゲート５１がら線８２全介して命令レジスタ
６４へ転送される。ビット８〜１５は線８０を介してモ
ード・レジスタ１０７へ転送されてタイミング制御装置
１０８へ入力され、次の割込み信号の受信時に論理ブロ
ック１１ｏへ停止信号が出されることを示す。
この例における第６の時間間隔では、選択線５８がオン
のとき、タイプＡ線５４は２進１、タイプＢ線５６は２
進０であり、データ入力線５ｏのメツセージが割込み信
号であることを示す。この割込み信号は入力ゲート５１
から線８６全介してタイミング制御装置１０８へ転送さ
れ、論理機能ブロック１１０へ停止信号を発生する。
この例における第４の時間間隔では、選択線がオンのと
き、タイプＡ線５４及びタイプＢ線５６は２進１であジ
、直列データ入力線５０のメツセージがデータであるこ
とを示す。これはグループ制御装置２２からのテスト・
パターン入力データでアリ、スキャン・ゲート７８から
スキャン線２１０ｅｊｉ’−してＬＳＳＤシフト・レジ
スタ１０４へ転送される。
この例における第５の時間間隔では、選択線５８がオン
のとき、タイプＡ線５４及びタイプＢ線５６は２進Ｏで
あタ＼直列データ入力線５０のメツセージがコマンドで
あることを示す。このコマンドは割込み時単−サイクル
・コマンドである。
このコマンド・メツセージは線８２を介して命令レジス
タ６４へ転送され、ビット８〜１１１３８０によシモニ
タのタイミング・セクションのモード・レジスタ１０７
へ転送される。このコマンド・メツセージはタイミング
制御装置１０８へ転送され、したがって次の割込み信号
の受信時にタイミング制御装置１０８により単一ザイク
ルの論理動作が開始される。
この例の第６の時間間隔では、選択信号が線５８に受取
られたとき、タイプＡ線５４は２進１、タイプＢ線５６
は２進０であり、割込み信号がデータ線５０に受取られ
ていることを示す。この割込み信号は入力ゲート５１か
ら線８６を介してタイミング制御装置１０８へ転送され
る。タイミング制御装置、は論理ブロック１１０へ信号
を出力し、論理ブロック１１０を単一サイクル実行させ
てＬＳＳＤシフト・レジスタ１０４の内容に基いて演算
機能を行なわせると共に、その演算機能の結果を線１１
８にブｉ’Ｌ、て出力ＬＳＳＤシフト・レジスタ１１４
へ出力させる。
このレリにおける第７の時間間隔では、選択線５８がオ
ンのとき、タイプＡ線５４及びタイプＢ線５６は２進０
であり、直列データ線５０のメツセージ入力がコマンド
であることを示す。このコマンドはスキャン・ストリン
グ１１２を選択するコマンドであ゛る。このコマンド・
メツセージは入力ゲート５１から線８２をブｒして命令
レジスタ６４に転送され、メツセージのビット８〜１５
は線８０によりモード・レジスタ７４へ転送されデコー
ダ７６でデコードされる。デコーダ７６はスキャン・ゲ
ート７８へ制御信号を出力し、スキャン・ストリング１
１２の出力線１１２′が信号出力線８８及び出力ゲート
５３を介して直列データ出力線５２へ接続されるように
スキャン・ストリング１１２を接続する。
この例の第８の時間間隔では、選択線５８がオンのとき
、タイプＡ線５４及びタイプＢ線は２進１でアリ、デー
タがスキャン・ゲート７８、データ出力線８８、出力ゲ
ート５６を介してデータ出力線５２へ転送されるべきで
あることを示す。データ入力線５０にはダミー・ビット
が受取られ、入力ゲート５１からデータ入力線８４、ス
キャン・ゲート７８を介してスキャン・ストリング１１
２へ転送される。ダミー・ビットの代わｐに、線５０の
ビット入力は次に行なわれるべきテストのためのテスト
・パターン入力であってもよい。出力ＬＳＳＤシフト・
レジスタ１１４のテスト結果ビットは線１２２、直列ス
キャン・ストリング１１２の出力線１１２′、スキャン
・ゲート７８、データ出力線８８、出力ゲート５３、デ
ータ出力線５２の経路で出力される。テスト結果ビット
はグループ制御装置２２で受敗られ、続くテスト結果分
析のために用いられる。
この例における第９の時間間隔では、選択線５８がオン
の、とき、タイプＡ線５４及びタイプＢ線５６は２進０
であり、直列データ入力線５ｏのメツセージがコマンド
・メツセージであり、これは次の割込みの受取９時に論
理ブロック１１０において演算動作を再始動させるコマ
ンドである。こ（７Ｊ）コマンドは線８２により命令レ
ジスタ６４へ転送され、ビット８〜１５は線８ｏにょク
モード・レジスタ１０７へ転送され、次の割込み信号の
受取シ時にタイミング制御装置１０８からラン信号を発
生させる。
この例の第１０の時間間隔では、選択線５８がオンのと
き、タイプＡ線５４は２進１、タイツＢ線５６は２進０
であり、データ線５０のメツセージが割込み信号である
ことを示す。このメツセージは入力ゲート５１から線８
６を介してタイミング制御装置１０８へ送られる。タイ
ミング制御装置１０８はこれに応答してチップ２４の論
理ブロック１１０ヘラン信号を供給し、チップにおける
演算動作を再始動させる。このようにして、ＬＳＳＤテ
スト動作が行なわれる。スキャン・ストリング２１０の
一部であるＬＳＳＤシフト・レジスタ２０４もＬＳＳＤ
シフト・レジスタ１０４に対して述べたように動作でき
る。
〔パリティ・エラゝ−による再構成〕
第４図はインタフェイス・ポート２００の再構成論理２
２５を示している。データ・バス２０２はＬＳＳＤシフ
ト・レジスタ２０４に接続され、レジスタ２０４はＡＮ
Ｄゲート２０８を介して、ＥＸ−ＯＲ（排他的０Ｒ）２
２２〜２３６よりなるパリティ・エラー検出器へ接続さ
れる。ＥＸ−ＯＲ２２２〜２３４はデータ人９ノ線Ｄｏ
〜Ｄ７と関連し、ＥＸ−ＯＲ２３６はパリティ線Ｐと関
連している。ＥＸ−ＯＲ２３６へのもう１つの入力はＥ
Ｘ−ＯＲ２２２〜２６４の出力である。ＥＸ−ＯＲ２３
６の出力はパリティ・エラー検出信号であり、集積回路
チップ２４へのデータ線ＤＯ〜Ｄ７にパリティ・エラー
が生じたことを示す。このようなパリティ・エラーが検
出されたとき、モニタの信号セクションにおける信号ゲ
ート９７（第６Ｂ図）、は線６２（第６Ｂ図）に信号を
出力し、この信号はバス１０を介してグループ制御装置
２２に送られ、チップ２４にパリティ・エラーが存在す
ることを示す。このときグループ制御装置２２は、ＬＳ
ＳＤシフト・し・ノスタ２０４．１０４．１１４と関連
して上述したＬＳＳＤテスト手順を用いて、データ線Ｄ
Ｏ〜Ｄ７についてテスト・シーケンスを行なう。特定の
データ線ＤＱ〜Ｄ７が障害データ線として識別されたと
き、グループ制御装置２２はチップ２４へ再構成メッセ
ー・ツを出力し、これは次に述べるステップ・シーケン
スで実行される。
この例における第１の時間間隔では、信択線５８がオン
のとき、タイプＡ線５４及びタイプＢ線５６は２進０で
あり、直列データ入力線５０のメツセージがコマンドで
あることを示す。このコマンドはスキャン・ストリング
２１０を選択する。
このメツセージは入力ゲート５１から線８２會介して命
令レジスタ６４へ転送され、メツセージのビット８〜１
５はモード・レジスタ７４へ転送される。モード・レジ
スタ７４はこのメツセージをデコーダ７６へ出力し、デ
コーダ７６の出力を受けてスキャン・ゲート７８はスキ
ャン線２１０をデータ入力線８４へ接続する。
この例の第２の時間間隔では、選択線５８がオンのとき
、タイプＡ線５４及びタイプＢ線５６は２進Ｏであり、
データ入力線５０のメツセージがコマンドであることを
示す。このコマンドは次の割込み信号の受信時に演算論
理ブロック１１０が演算動作を停止すべきであることを
示す。コマンド・メツセージは入力ゲート５１から線８
２を介して命令レジスタ６４に転送され、ビット８〜１
５は８８０によりタイミング・セクションのモード・レ
ジスタ１０７へ転送される。タイミング制御装置１０８
はモード・レジスタ１０７からメツセージを受取り、次
の割込み信号の受信時にチップ２４の演算動作を停止さ
せるだめの準備をする。
この例の第６の時間間隔では、選択線５８がオンのとき
、タイプＡ線５４は２進１で、タイプＢ線５６は２進０
であり、直列入力データ線５０のメツセージが割込み信
号であることを示す。この割込み信号は入力ゲート５１
から線８６をフＦ　してタイミング制御装置１０８へ転
送される。タイミング制御装置１０８は論理ブロック１
１０へ停止信号を発生し、デツプ２４での演算機能を停
止させる。
この例の第４の時間間隔では、選択線５８がオンのとき
、タイプＡ線５４及びタイプＢ線５６は２進１であジ、
データ線５０のメツセージがデータであることを示す。
このデータは再構成論理２２５によりデータ線ＤＯ−Ｄ
７’ｉ再構成するだめのスキャン・データで必る。再構
成メツセージはデータ線５０から入力ゲート５１、デー
タ入力線８４、スキャン・ゲー）７８ｉブｒＬで、選択
されたスキャン線２１０へ転送される。再構成メツセー
ジは直列スキャン・ストリング２１０１制御パラメータ
・シフト・レジスタ１０２、ＬＳＳＤシフト・レジスタ
１０４、線２１１を介して再構成シフト・レジスタ２１
２へ直列に転送される。次に再構成メツセージは再構成
シフト・レジスタ２１２から再構成デコーダ２１６へ並
列に転送され、次に述べるように、第４図の再構成論理
２２５によってデータ線ＤＯ〜Ｄ７の所望の再構成を実
行する。
この例の第５の時間間隔では、選択線５８がオンのとき
、タイプＡ線５４及びタイプＢ線５６は２進Ｏであジ、
データ線５０のメツセージがコマンドであることを示す
。このコマンドは次に受取る割込み信号で再始動を生じ
るコマンドである。
このコマンド・メツセージは入力ゲート５．１から線８
２を介して命令レジスタ６４に転送される。
ビット８〜１５は線８０によりモニタのタイミング・セ
クションのモード・レジスタ１０７へ転送される。タイ
ミング制御装置１０８はモード・レジスタ１０７からこ
れらのビットを受取す、次の割込み信号の受信時に集積
回路チップ２４の論理ブロック１１０における演算論理
全再始動させるようにセット・アップされる。
この例の第６の時間間隔では、選択線５８がオンのとき
、タイプＡ線５４は２進１、タイプＢ線５６は２進０で
あυ、直列データ入力線５０のメツセージが割込み信号
であることを示す。この信号は入力ゲート５１から線８
６を介してタイミング制御装置１０８へ送られる。タイ
ミング制御装置１０８はこれに応答して論理ブロック１
１０の演算論理へラン信号全発生し、チップで行なわれ
るべき演算機能の動作を再始動させる。
このように、集積回路チップ２４上のＬＳＳＤスキャン
・ストリングはパリティ・エラーの検出に応答して集積
回路チップ上の再構成論理へ再構成メツセージを転送す
るのに使用できる。
〔再構成論理〕 第４図は再構成デコーダ２１６及び再構成論理２２５を
示している。再構成シフト・レジスタ２１２の入力２１
１は、第２図に示されるように、ＬＳＳＤシフト・レジ
スタ１０４、制御パラメータ・シフト・レジスタ１０２
、スキャン・ストリング２１０’！に介してスキャン・
ゲート７８に接続されている。再構成シフト・レジスタ
２１２は再構成デコーダ２１６への並列出力及びＬＳＳ
Ｄシフト・レジスタ２０４への直ダＩＪ出力２１４（第
４Ａ図）を有する。再構成シフト・レジスタ２１２は直
列入力２１１１％１１１％再構成ビラトラこれらの再構
成ピッ）Ｔｈデコーダ２１６へ並ダリに出力する。
ＬＳＳＤシ：ｌ・レジスタ２０４はシフト・レジスタ２
１２の直列出力に接続された直列入力と、８つのデータ
線ＤＯ〜Ｄ７及びパリティ線Ｐよシなるデータ・バス線
２０２を受取る並列入力とを有する。ＬＳＳＤシフト・
レジスタ２０４はスキャン・ゲート７８への直列出力線
２１０’、（第２図）及び９つの並列出力線２０６〔２
０６（０）〜２０６（７）及び２０６（Ｐ））（第４Ａ
図）を有する。ＬＳＳＤシフト・レジスタ２０４は、通
常の動作期間には入力データ・バス２０２からのオペラ
ンド・データを並列出力２０６へ選択的に転送し、また
、ＬＳＳＤテスト期間にはスキャン・ストリング２１０
の一部である直ダｑ入力線２１４（第４Ａ図）からのテ
スト・パターン・データを並列出力２０６へ転送する。
第４Ａ図の９個のＡＮＤゲート２０Ｂ（０１〜２０　Ｂ
　（，７）及び２０Ｂ（Ｐ）は第１の入力として、ＬＳ
ＳＤシフト・レジスタ２０４の並列出力２０６（０）〜
２０６（７）及び２０６　（Ｐ　）の対すする１つを受
取り、第２の入力として、再構成デコーダ２１６の出力
２１８（０３〜２１８（７）及び２１８（Ｐ）の対応す
る１つを受取る。
ＡＮＤゲート２０８は９つの出力２２０（０１〜２２０
（７）及び２２０（Ｐ）を発生する。
８個のＡＮＤゲー）２０８（０１〜２０Ｂ（７）の出力
線２２０　（０）〜２２０（７）はＥｘ−。
Ｒ９路２２２．２２４．２２６．２２８に接続される。
ＥＸ−ＯＲゲート２２２．２２４の出力はＥＸ−ＯＲゲ
ート２６００Å力に印加される。ＥＸ−ＯＲゲート２２
６．２２８の出力はＥＸ−ＯＲゲート２６２の入力に印
加される。ＥＸ−ＯＲゲート２６０．２３２の出力はＥ
Ｘ−ＯＲゲート２３４の入力に印加される。ＥＸ−ＯＲ
ゲート２６４の出力はＥＸ−ＯＲゲート２３６に入力さ
れる。ＥＸ−ＯＲ２３６へのもう１つの入力はパリティ
・ビットと関連する線２２０（Ｐ）である。
データ入力バス２０２に対するパリティ則は全数パリテ
ィでアリ、０ゝたがってデータ・バス２０２を構成する
９本の線の２進１の総数は全数でなければならない。し
たがって、パリティ・エラーがないとすれば、ＥＸ−Ｏ
Ｒ２＋４の出力は常にパリティ線２２０（Ｐ）と反対で
ある。したがって　−ＥＸ−ＯＲゲート２３６の出力は
パリティ・エラーが存在しなければ常に２進１である。
データ入力線ＤＯ〜Ｄ７の１つに障害があり、そしてそ
の障害データ入力線が故意に２進０にセットされるなら
ば、ＥＸ−ＯＲゲート２６６の出力をその障害データ入
力線のビット位置に接続することにより、データ・バス
２０２にＪＩＱ初に伝送された８ビツト・データの妥当
性全復元することができる。これは８つのＡＮＤゲー１
−２４２（０）〜２４２（７）により達成される。これ
らのＡＮＤゲート２４２はＥＸ−ＯＲゲート２３６の出
力全第１の入力として受取る。ＡＮＤゲート２４２は第
２の入力として、インバータ２６８（０）〜２　’３８
　、（７）の出力２４０（０）〜２４０　（７）を受敗
る。インパーク２３８　（Ｄ　）〜２３８（７）の入力
は線２１８（０）〜２１　’８　（７）を介して再構成
デコーダ２１６の出力に接続されている。
夫々のＡ　、Ｎ　Ｄゲート２４２　（’ｏ　＞〜２４２
（７＞の出力は線２４４（，０１〜２４４（７）を介し
て８つのＯＲゲート２４６（０）〜２４６（７）へ接続
される。ＯＲゲート２４６のもう１つの入力はＡＮＤゲ
ート２０８（’Ｄ）〜２０８　（，７）の出力線２２０
（０）〜２２０（７）である。ＯＲゲ−）２４６の出力
は夫々分離された出力線２４８（０）〜２４８　（７）
であり、これらはチップ２４上の論理機能ブロック１１
０へ与えられる。
再構成論理２２５の動作の一例５として、データ線Ｄ７
がチップ２４への入力において障害を持つものとする。
グループ制御装置２２は再構成シフト・レジスタ２１２
へ再構成メツセージ全入力し、再構成メツセージは再構
成デコーダ２１６によりデコードされ線２１８（０１〜
２１８’（（Ｓ）及び２１８’（Ｐ）に付勢信号を発生
する。＃２１８　（７）には付勢信号は出力されない。
しだがってＡＮＤゲート２０８（７）（第４Ａ図）の出
力線２２０（７）には２進−〇の１直が生じる。データ
・バス２０２０９つの線の８個のデータ・ビット及びパ
リティ・ビットはそれらがチップ２４に到達する１では
妥当であるから、ＥＸ−ＯＲゲート２３６の出力は障害
データ線Ｄ７の２ａ直である。再構成デコーダ２１６の
出力線２１　’８　（７）の２進０はインバータ２３Ｂ
（７）により反転されてＡＮＤゲー）２４２　（７）を
付勢し、ＥＸ−ＯＲ２３乙の出力を線２４４（７）によ
シｏ　Ｉｔゲート２４６’（７）へ通す。再構成デコー
ダ２１６の池の出力縁はすべて２進１であり、したがっ
て対５するＡＮＤゲート２４２（０）〜２４２（６）を
減勢する。したがって、障害ビット線Ｄ７の２進値を持
つＥＸ−ＯＲゲート２３６の出力は対応する＃ｊ２４８
（７）へ転送され、一方入力線ＤＯ〜Ｄ６の２進値は夫
々の線２４８（０＋〜２４８　（６）を通り、これによ
ジ、集積回路チップ２４上の組合せ論理ブロックへ送ら
れるべき８ビツト、データの妥当性を完全に復元するこ
とができる。
このように、グループ制御装置２２からデータ線５０を
介して送られた直列再構成メツセージは直列スキャン・
ストリング２１’Ｑｋｆｒして再構成シフト・レジスタ
２１０へ運ばれ、検出されたノくリテイ・エラーに応答
して、入力データ・ノ（ス２０２の障害ビット線の再構
成を実行す°ることかできる。
【図面の簡単な説明】
第１図は夫々本発明のオン・チップ・モニタを使用する
複数の集積回路チップを含むシステムのブロック図、第
２図は集積回路チップの詳細な機能的ブロック図、第３
図は第３Ａ図〜第６Ｃ図の配置図、第３Ａ図〜第３Ｃ図
は本発明のモニタＤ１路部の詳細図、第４図は第４Ａ図
〜第４Ｄ図の配置図、第４Ａ図〜第４Ｄ図は本発明のイ
ンタフェイス・ポート回路部の詳細図である。 第６図において、 ２４・・・・集積回路チップ、１０・・・・制御）（ス
、２０２・・・・データ・バス、７Ｂ・・・・スキャン
・ゲ−）、１（１０・・・・モニタ、１１０・・・・組
合せ論理ブロック、１１２１．．２１叶・・・Ｌｓｓｐ
＠列スキャン・ストリング、１０４．１１４．２０４・
・・・ＬＳＳＤシフト・レジスタ、１０２．１１５・・
・・制御パラメータ・シフト・レジスタ、２１２°“°
・再構成シフト・レジスタ、２１６・・・・再構成デコ
ーダ、２２５・・・・再構成論理。

Claims (1)

    【特許請求の範囲】
  1. ＬＳ　ＳＤシフト・レジスタを含む直列スキャン経路お
    よび論理回路を含み、テスト時に前記直列スキャン経路
    をブｒして前記ＬＳＳＤＳＳ上・レジスタにテスト・デ
    ータを供給し、該ＬＳＳＤＳＳ上・レジスタから論理回
    路へテスト・データを供給する集積回路チップにおいて
    、前記直列スキャン経路内に制御用シフト・レジスタを
    設けて、非テスト時に前記直列スキャン経路を介して前
    記制御用シフト・レジスタに論理回路制御データを供給
    するようになし、前記直列スキャン経路をテスト・デー
    タおよび制御データの転送に兼用するようにしたことを
    特徴とする、テスト機能を有する集積回路チップ。
JP58180867A 1982-10-29 1983-09-30 テスト機能を有する集積回路チツプ Granted JPS5984539A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US437775 1982-10-29
US06/437,775 US4488259A (en) 1982-10-29 1982-10-29 On chip monitor

Publications (2)

Publication Number Publication Date
JPS5984539A true JPS5984539A (ja) 1984-05-16
JPH0260145B2 JPH0260145B2 (ja) 1990-12-14

Family

ID=23737827

Family Applications (1)

Application Number Title Priority Date Filing Date
JP58180867A Granted JPS5984539A (ja) 1982-10-29 1983-09-30 テスト機能を有する集積回路チツプ

Country Status (7)

Country Link
US (1) US4488259A (ja)
EP (1) EP0111053B1 (ja)
JP (1) JPS5984539A (ja)
AT (1) ATE64483T1 (ja)
CA (1) CA1191558A (ja)
DE (1) DE3382311D1 (ja)
ES (1) ES8501936A1 (ja)

Families Citing this family (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0196171B1 (en) * 1985-03-23 1991-11-06 International Computers Limited Digital integrated circuits
GB8518859D0 (en) * 1985-07-25 1985-08-29 Int Computers Ltd Digital integrated circuits
JPS62228177A (ja) * 1986-03-29 1987-10-07 Toshiba Corp 半導体集積回路用許容入力電圧検査回路
NL192801C (nl) * 1986-09-10 1998-02-03 Philips Electronics Nv Werkwijze voor het testen van een drager met meerdere digitaal-werkende geïntegreerde schakelingen, geïntegreerde schakeling geschikt voor het aanbrengen op een aldus te testen drager, en drager voorzien van meerdere van zulke geïntegreerde schakelingen.
JPS63243890A (ja) * 1987-03-31 1988-10-11 Toshiba Corp 半導体集積回路装置
DE3726570A1 (de) * 1987-08-10 1989-02-23 Siemens Ag Verfahren und schaltungsanordnung fuer halbleiterbausteine mit in hochintegrierter schaltkreistechnik zusammengefassten logischen verknuepfungsschaltungen
US4847839A (en) * 1987-08-26 1989-07-11 Honeywell Inc. Digital registers with serial accessed mode control bit
US5535331A (en) * 1987-09-04 1996-07-09 Texas Instruments Incorporated Processor condition sensing circuits, systems and methods
US4943966A (en) * 1988-04-08 1990-07-24 Wang Laboratories, Inc. Memory diagnostic apparatus and method
US6304987B1 (en) 1995-06-07 2001-10-16 Texas Instruments Incorporated Integrated test circuit
US4980889A (en) * 1988-12-29 1990-12-25 Deguise Wayne J Multi-mode testing systems
US5167020A (en) * 1989-05-25 1992-11-24 The Boeing Company Serial data transmitter with dual buffers operating separately and having scan and self test modes
JP3005250B2 (ja) 1989-06-30 2000-01-31 テキサス インスツルメンツ インコーポレイテツド バスモニター集積回路
US6675333B1 (en) * 1990-03-30 2004-01-06 Texas Instruments Incorporated Integrated circuit with serial I/O controller
US5581564A (en) * 1990-12-18 1996-12-03 Integrated Device Technology, Inc. Diagnostic circuit
US5271019A (en) * 1991-03-15 1993-12-14 Amdahl Corporation Scannable system with addressable scan reset groups
US5872448A (en) * 1991-06-18 1999-02-16 Lightspeed Semiconductor Corporation Integrated circuit architecture having an array of test cells providing full controlability for automatic circuit verification
US5341380A (en) * 1992-03-19 1994-08-23 Nec Corporation Large-scale integrated circuit device
FR2693574B1 (fr) * 1992-07-08 1994-09-09 Sgs Thomson Microelectronics Procédé pour tester le fonctionnement d'un circuit intégré spécialisé, et circuit intégré spécialisé s'y rapportant.
US5517515A (en) * 1994-08-17 1996-05-14 International Business Machines Corporation Multichip module with integrated test circuitry disposed within interposer substrate
US5821773A (en) * 1995-09-06 1998-10-13 Altera Corporation Look-up table based logic element with complete permutability of the inputs to the secondary signals
US5969538A (en) 1996-10-31 1999-10-19 Texas Instruments Incorporated Semiconductor wafer with interconnect between dies for testing and a process of testing
US5869979A (en) 1996-04-05 1999-02-09 Altera Corporation Technique for preconditioning I/Os during reconfiguration
JPH1172541A (ja) 1997-06-10 1999-03-16 Altera Corp プログラマブル集積回路を構成する方法、プログラマブル集積回路、ｊｔａｇ回路の使用、およびｊｔａｇ命令レジスタに入力される命令の使用
US6691267B1 (en) 1997-06-10 2004-02-10 Altera Corporation Technique to test an integrated circuit using fewer pins
US6408413B1 (en) 1998-02-18 2002-06-18 Texas Instruments Incorporated Hierarchical access of test access ports in embedded core integrated circuits
US6405335B1 (en) 1998-02-25 2002-06-11 Texas Instruments Incorporated Position independent testing of circuits
US6184707B1 (en) 1998-10-07 2001-02-06 Altera Corporation Look-up table based logic element with complete permutability of the inputs to the secondary signals
US7058862B2 (en) 2000-05-26 2006-06-06 Texas Instruments Incorporated Selecting different 1149.1 TAP domains from update-IR state
US6728915B2 (en) 2000-01-10 2004-04-27 Texas Instruments Incorporated IC with shared scan cells selectively connected in scan path
US6769080B2 (en) 2000-03-09 2004-07-27 Texas Instruments Incorporated Scan circuit low power adapter with counter
US7340596B1 (en) 2000-06-12 2008-03-04 Altera Corporation Embedded processor with watchdog timer for programmable logic
US6803785B1 (en) * 2000-06-12 2004-10-12 Altera Corporation I/O circuitry shared between processor and programmable logic portions of an integrated circuit
US6961884B1 (en) 2000-06-12 2005-11-01 Altera Corporation JTAG mirroring circuitry and methods
US7424658B1 (en) 2002-07-01 2008-09-09 Altera Corporation Method and apparatus for testing integrated circuits
DE102006038428A1 (de) * 2006-08-17 2008-02-21 Bayerische Motoren Werke Ag Verfahren zur Programmierung eines Steuergerätes eines Kraftfahrzeugs
US8589841B2 (en) * 2012-04-05 2013-11-19 International Business Machines Corporation Automatic parity checking identification
US11525172B1 (en) 2021-12-01 2022-12-13 L.E. Jones Company Nickel-niobium intermetallic alloy useful for valve seat inserts

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3631402A (en) * 1970-03-19 1971-12-28 Ncr Co Input and output circuitry
US3614327A (en) * 1970-10-05 1971-10-19 Nasa Data multiplexer using tree switching configuration
SE358755B (ja) * 1972-06-09 1973-08-06 Ericsson Telefon Ab L M
US3761695A (en) * 1972-10-16 1973-09-25 Ibm Method of level sensitive testing a functional logic system
US3935476A (en) * 1974-12-13 1976-01-27 Mostek Corporation Combination output/input logic for integrated circuit
US4071902A (en) * 1976-06-30 1978-01-31 International Business Machines Corporation Reduced overhead for clock testing in a level system scan design (LSSD) system
DE2842750A1 (de) * 1978-09-30 1980-04-10 Ibm Deutschland Verfahren und anordnung zur pruefung von durch monolithisch integrierten halbleiterschaltungen dargestellten sequentiellen schaltungen
GB2030807B (en) * 1978-10-02 1982-11-10 Ibm Latch circuit
US4293919A (en) * 1979-08-13 1981-10-06 International Business Machines Corporation Level sensitive scan design (LSSD) system
US4312066A (en) * 1979-12-28 1982-01-19 International Business Machines Corporation Diagnostic/debug machine architecture
DE3030299A1 (de) * 1980-08-09 1982-04-08 Ibm Deutschland Gmbh, 7000 Stuttgart Schieberegister fuer pruef- und test-zwecke
US4441075A (en) * 1981-07-02 1984-04-03 International Business Machines Corporation Circuit arrangement which permits the testing of each individual chip and interchip connection in a high density packaging structure having a plurality of interconnected chips, without any physical disconnection

Also Published As

Publication number Publication date
EP0111053B1 (en) 1991-06-12
ES526020A0 (es) 1984-12-01
DE3382311D1 (en) 1991-07-18
EP0111053A2 (en) 1984-06-20
US4488259A (en) 1984-12-11
EP0111053A3 (en) 1987-05-06
ES8501936A1 (es) 1984-12-01
JPH0260145B2 (ja) 1990-12-14
CA1191558A (en) 1985-08-06
ATE64483T1 (de) 1991-06-15

Similar Documents

Publication Publication Date Title
JPS5984539A (ja) テスト機能を有する集積回路チツプ
CA1056458A (en) Common diagnostic bus for computer systems to enable testing concurrently with normal system operation
CN103149529B (zh) 多核处理器及其测试方法和装置
CN1119667C (zh) 采用jtag标准的高阻抗测试模式
WO1987000292A1 (en) On chip test system for configurable gate arrays
JPS60124744A (ja) エラ−・テスト及び診断装置
JPS6134173B2 (ja)
JPH0126097B2 (ja)
US6105154A (en) Multi-bus multi-data transfer protocols controlled by a bus arbiter coupled to a CRC signature compactor
JPH0374796B2 (ja)
US4403287A (en) Microprocessor architecture having internal access means
US5159598A (en) Buffer integrated circuit providing testing interface
Liu et al. Design of large embedded CMOS PLAs for built-in self-test
JPS5833576B2 (ja) 計算機システムの故障診断装置
US5675749A (en) Method and apparatus for controlling show cycles in a data processing system
JPS6211734B2 (ja)
JP5022110B2 (ja) 半導体集積回路
JPS5868165A (ja) マイクロプロセツサ内の追加的機能単位およびその作動方法
CN110717311A (zh) 一种fpga内部访问系统、fpga验证方法
US6256761B1 (en) Integrated electronic module with hardware error infeed for checking purposes
US6445205B1 (en) Method of testing integrated circuits
EP0523438B1 (en) Microcomputer with boundary-scan facility
US4462029A (en) Command bus
JPS593561A (ja) デ−タ処理システム
CN101124547A (zh) 可测试的多处理器系统和用于测试处理器系统的方法