JPS5910133B2 - 電源異常検出回路 - Google Patents
電源異常検出回路Info
- Publication number
- JPS5910133B2 JPS5910133B2 JP51008136A JP813676A JPS5910133B2 JP S5910133 B2 JPS5910133 B2 JP S5910133B2 JP 51008136 A JP51008136 A JP 51008136A JP 813676 A JP813676 A JP 813676A JP S5910133 B2 JPS5910133 B2 JP S5910133B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- power supply
- abnormality detection
- switching transistor
- level
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Landscapes
- Measurement Of Current Or Voltage (AREA)
- Tests Of Electric Status Of Batteries (AREA)
- Emergency Protection Circuit Devices (AREA)
- Protection Of Static Devices (AREA)
- Electromechanical Clocks (AREA)
Description
【発明の詳細な説明】
この発明は小型かつ簡単な構成でもつてたとえば電池電
源等の電圧低下を検出する電源異常検出回路に関する。
源等の電圧低下を検出する電源異常検出回路に関する。
電気時計では、電源電圧が低下すると時計回路や発振回
路の動作が停止しあるいは機能が損われ正確な時刻表示
ができなくなるから、電源電圧を常に監視している必要
がある。
路の動作が停止しあるいは機能が損われ正確な時刻表示
ができなくなるから、電源電圧を常に監視している必要
がある。
また電気時計に限らず、ある種の電子機器でも電池電源
等の電圧低下を検出して速やかに電源異常に対処する必
要がありうる。近年、半導体集積回路技術の向上により
低消費電力の電池式時計が開発されているが、これに見
合つて低消費電力でかつ小型な電源異常検出回路も必要
となる。しかもたとえば電子式の腕時計はその電池交換
が容易には行なえない構造となつている現状では、簡単
な構成の電源異常検出回路を電子式時計内に組込んで常
に電源状態を監視しなくてはならない。この発明は上記
事情に鑑みなされたもので、電池電源あるいは商用電源
等の異常を確実に検出でき、回路構成素子数が少なくし
かも電力消費の小さな電源異常検出回路を提供すること
を目的としている。
等の電圧低下を検出して速やかに電源異常に対処する必
要がありうる。近年、半導体集積回路技術の向上により
低消費電力の電池式時計が開発されているが、これに見
合つて低消費電力でかつ小型な電源異常検出回路も必要
となる。しかもたとえば電子式の腕時計はその電池交換
が容易には行なえない構造となつている現状では、簡単
な構成の電源異常検出回路を電子式時計内に組込んで常
に電源状態を監視しなくてはならない。この発明は上記
事情に鑑みなされたもので、電池電源あるいは商用電源
等の異常を確実に検出でき、回路構成素子数が少なくし
かも電力消費の小さな電源異常検出回路を提供すること
を目的としている。
以下、”図面を参照してこの発明の一実施例を説明する
。
。
第１図において、端子１、丁は被検出電源回路（図示せ
ず）の電源端子であり、一方の端子１には＋ＶＤＤ電源
としてｏボルト（接地電位）、他方の端子丁には−Ｖｓ
ｓ電源が接地され４これら電源端子１、１’間には、ス
イッチングトランジスタたとえぱｐ千ャネル型の電界効
果トランジスタ（以下、ｐＦＥＴと略記する）３、検出
電圧調整用の可変抵抗回路２、およびｎチャンネル型の
電界効果トランジスタ（以下、ｎＦＥＴと略記する）１
４（第１トランジスタ）を直列接続した直列回路が接続
される。また、この直列回路と並列にｎＦ■４とｐＦＥ
Ｔ５とを直列接続したインバータ回路６が設けられる。
上記ｐＦＥＴ３と可変抵抗回路２との。接続点には、イ
ンバータ回路Ｉの入力端子すなわちｎＦＥＴ４とｐＦＥ
Ｔ５との各ゲート電極を共通接続した点が接続され、ま
たインバータ回路旦の出力端子すなわち各ＦＥＴ４、５
の共通接続されたドレイン電極は帰還ループＴを介して
上記ｐＦＥＴ３のゲート電極に接続されている。上記ｐ
ＦＥＴ３にはＰＦＥＴｌ３が並列接続される。このＰＦ
ＥＴｌ３および上記ＮＦＥＴｌ４はサンプリング回路を
構成しており、これらＦＥＴｌ３，ｌ４のゲート電極は
、デユーテイ一の小さいサンプリングパルス信号が入力
される信号入力端子１２に接続されて成る。なお、１１
は電源異常を検出するための検出端子である。次に、上
記のような構成において動作を説明する。
ず）の電源端子であり、一方の端子１には＋ＶＤＤ電源
としてｏボルト（接地電位）、他方の端子丁には−Ｖｓ
ｓ電源が接地され４これら電源端子１、１’間には、ス
イッチングトランジスタたとえぱｐ千ャネル型の電界効
果トランジスタ（以下、ｐＦＥＴと略記する）３、検出
電圧調整用の可変抵抗回路２、およびｎチャンネル型の
電界効果トランジスタ（以下、ｎＦＥＴと略記する）１
４（第１トランジスタ）を直列接続した直列回路が接続
される。また、この直列回路と並列にｎＦ■４とｐＦＥ
Ｔ５とを直列接続したインバータ回路６が設けられる。
上記ｐＦＥＴ３と可変抵抗回路２との。接続点には、イ
ンバータ回路Ｉの入力端子すなわちｎＦＥＴ４とｐＦＥ
Ｔ５との各ゲート電極を共通接続した点が接続され、ま
たインバータ回路旦の出力端子すなわち各ＦＥＴ４、５
の共通接続されたドレイン電極は帰還ループＴを介して
上記ｐＦＥＴ３のゲート電極に接続されている。上記ｐ
ＦＥＴ３にはＰＦＥＴｌ３が並列接続される。このＰＦ
ＥＴｌ３および上記ＮＦＥＴｌ４はサンプリング回路を
構成しており、これらＦＥＴｌ３，ｌ４のゲート電極は
、デユーテイ一の小さいサンプリングパルス信号が入力
される信号入力端子１２に接続されて成る。なお、１１
は電源異常を検出するための検出端子である。次に、上
記のような構成において動作を説明する。
前記信号入力端子１２には、例えば時計回路からデユー
テイの小さいサンプリングパルス信号が導入されており
、このパルス信号のハイＣＨつレベルの期間上記ＮＦＥ
Ｔｌ４はオンし、ＰＦＥＴｌ３はオフする。従つて、イ
ンバータ回路旦への入力信号レベルは、ＰＦＥＴ３のオ
ン抵抗と、可変抵抗回路２の設定抵抗値とＮＦＥＴｌ４
のオン抵抗の和との比で決まる。ここで、ＰＦＥＴ３の
オン抵抗に対してＰＦＥＴｌ３，ｎＦＥＴｌ４のオン抵
抗は十分に小さく設定する。一方、サンプリング信号が
ロー（６Ｌ７）レベルの期間はＰＦＥＴｌ３がオンし、
ＮＦＥＴｌ４がオフすることによつて電源電圧は検出さ
れない。従つて、サンプリングパルス信号の小さいデユ
ーテイに対応するサンプリング期間だけ、被検出電源回
路の出力電圧（−Ｓｓ）が「正常」か「異常］かの検出
がなされる。今、サンプリングパルス信号が６Ｈ″レベ
ルであるとすると、上述したようにＰＦＥＴｌ３はオフ
し、ＮＦＥＴｌ４はオンする。また、ＮＦＥＴｌ４のオ
ンによつてＰＦＥＴ３の巾が大きくなるのでこのＰＦＥ
Ｔ３もオンする。ＮＦＥＴｌ４のオン抵抗はＰＦＥＴに
比べて十分小さいので、インバータ回路旦の入力信号レ
ベルは上記ＰＦＥＴ３のオン抵抗と可変抵抗回路２との
抵抗分割比によつてほぼ決定される。従つて、検出電圧
調整用の可変抵抗回路２がこの入力信号レベルを゛Ｈ”
レベルにする様に設定されていれば、ＮＦＥＴ４はオン
、ＰＦＥＴ５はオフしてインバータ回路旦の出力信号レ
ベル″Ｌ１レベルとなつて「正常」状態を示す。すなわ
ち、第２図ｂに示すように、被検出電源回路の出力電圧
レベルが正常状態時には、検出端子１１の電位ばＬ”レ
ベルが維持される。ところが被検出電源回路の電源端子
１，『間の電圧が低下すると（この時サンプリングパル
ス信号は６Ｈ１レベルとする）ＰＦＥＴ３のＶＧＳが小
さくなつてオン抵抗が増大し、このＰＦＥＴ３のＶＤＳ
も大きくなる。従つて、ＰＦＥＴ３と可変抵抗回路２と
の接続点の電位は６Ｌ１レベルとなり、インバータ回路
旦の出力信号レベルばＨ″レベルすなわち＋ＤＤ電位（
０ボルト）に近ずき、この出力信号レベルが帰還ループ
７を介してＰＦＥＴ３のゲート電極にフイードバツクさ
れて検出端子１１の電位は急速に６Ｈ１レベルに反転す
る。次にサンプリングパルス信号が８Ｌ゛レベルになる
とＰＦＥＴｌ３がオンし、ＮＦＥＴｌ４がオフするので
電源電圧は検出されないので、検出端子１１からは第２
図ｂに示すような異常信号が得られる。この「異常］の
基準となる検出電圧レベルは、勿論可変抵抗回路２によ
つて調整される。このように上記実施例は、ＰＦＥＴｌ
３と０ＦＥＴ１４からなるサンプリング回路を付加する
ことによつて電源電圧の異常検出が間欠的に行なわれる
ことになり、電池電源の出力電圧低下を少ない消費電流
で監視し検出することができる。
テイの小さいサンプリングパルス信号が導入されており
、このパルス信号のハイＣＨつレベルの期間上記ＮＦＥ
Ｔｌ４はオンし、ＰＦＥＴｌ３はオフする。従つて、イ
ンバータ回路旦への入力信号レベルは、ＰＦＥＴ３のオ
ン抵抗と、可変抵抗回路２の設定抵抗値とＮＦＥＴｌ４
のオン抵抗の和との比で決まる。ここで、ＰＦＥＴ３の
オン抵抗に対してＰＦＥＴｌ３，ｎＦＥＴｌ４のオン抵
抗は十分に小さく設定する。一方、サンプリング信号が
ロー（６Ｌ７）レベルの期間はＰＦＥＴｌ３がオンし、
ＮＦＥＴｌ４がオフすることによつて電源電圧は検出さ
れない。従つて、サンプリングパルス信号の小さいデユ
ーテイに対応するサンプリング期間だけ、被検出電源回
路の出力電圧（−Ｓｓ）が「正常」か「異常］かの検出
がなされる。今、サンプリングパルス信号が６Ｈ″レベ
ルであるとすると、上述したようにＰＦＥＴｌ３はオフ
し、ＮＦＥＴｌ４はオンする。また、ＮＦＥＴｌ４のオ
ンによつてＰＦＥＴ３の巾が大きくなるのでこのＰＦＥ
Ｔ３もオンする。ＮＦＥＴｌ４のオン抵抗はＰＦＥＴに
比べて十分小さいので、インバータ回路旦の入力信号レ
ベルは上記ＰＦＥＴ３のオン抵抗と可変抵抗回路２との
抵抗分割比によつてほぼ決定される。従つて、検出電圧
調整用の可変抵抗回路２がこの入力信号レベルを゛Ｈ”
レベルにする様に設定されていれば、ＮＦＥＴ４はオン
、ＰＦＥＴ５はオフしてインバータ回路旦の出力信号レ
ベル″Ｌ１レベルとなつて「正常」状態を示す。すなわ
ち、第２図ｂに示すように、被検出電源回路の出力電圧
レベルが正常状態時には、検出端子１１の電位ばＬ”レ
ベルが維持される。ところが被検出電源回路の電源端子
１，『間の電圧が低下すると（この時サンプリングパル
ス信号は６Ｈ１レベルとする）ＰＦＥＴ３のＶＧＳが小
さくなつてオン抵抗が増大し、このＰＦＥＴ３のＶＤＳ
も大きくなる。従つて、ＰＦＥＴ３と可変抵抗回路２と
の接続点の電位は６Ｌ１レベルとなり、インバータ回路
旦の出力信号レベルばＨ″レベルすなわち＋ＤＤ電位（
０ボルト）に近ずき、この出力信号レベルが帰還ループ
７を介してＰＦＥＴ３のゲート電極にフイードバツクさ
れて検出端子１１の電位は急速に６Ｈ１レベルに反転す
る。次にサンプリングパルス信号が８Ｌ゛レベルになる
とＰＦＥＴｌ３がオンし、ＮＦＥＴｌ４がオフするので
電源電圧は検出されないので、検出端子１１からは第２
図ｂに示すような異常信号が得られる。この「異常］の
基準となる検出電圧レベルは、勿論可変抵抗回路２によ
つて調整される。このように上記実施例は、ＰＦＥＴｌ
３と０ＦＥＴ１４からなるサンプリング回路を付加する
ことによつて電源電圧の異常検出が間欠的に行なわれる
ことになり、電池電源の出力電圧低下を少ない消費電流
で監視し検出することができる。
すなわち、帰還ループ７によつてインバータ回路旦の状
態をフリツプフロツプ動作させて設定させていて、過渡
電流を低く抑えることが可能になつている。なお、被検
出電源回路の接続極性は反対であつてもよく、ＦＥＴの
チヤネル型もｐあるいはｎを適宜に選定しうるっまたい
ずれの実施例もＣＭＯＳ集積回路で構成する時計回路に
組込んで使用する場合には、素子数が少なく回路面積も
小さいから有効に電源異常の検出を行なえる。しかしも
ちろん、この発明は時計以外にも適用することができる
。以上詳述した様に、この発明によれば電源電圧が低下
したり変動した場合にその電源異常を検出できる新規な
電源異常検出回路を提供でき、かつ相補対称型のＭＯＳ
集積回路に組込んで使用するときに構成素子数が少なく
電力消費が小さいから電子時計など小型な電子機器に適
用するに好都合である。
態をフリツプフロツプ動作させて設定させていて、過渡
電流を低く抑えることが可能になつている。なお、被検
出電源回路の接続極性は反対であつてもよく、ＦＥＴの
チヤネル型もｐあるいはｎを適宜に選定しうるっまたい
ずれの実施例もＣＭＯＳ集積回路で構成する時計回路に
組込んで使用する場合には、素子数が少なく回路面積も
小さいから有効に電源異常の検出を行なえる。しかしも
ちろん、この発明は時計以外にも適用することができる
。以上詳述した様に、この発明によれば電源電圧が低下
したり変動した場合にその電源異常を検出できる新規な
電源異常検出回路を提供でき、かつ相補対称型のＭＯＳ
集積回路に組込んで使用するときに構成素子数が少なく
電力消費が小さいから電子時計など小型な電子機器に適
用するに好都合である。
第１図はこの発明の一実施例に係る電源異常検出回路を
示す回路構成図、第２図は同実施例の動作を説明するた
めの入出力波形図である。 １，『・・・・・・電源端子、３・・・・・・スイツチ
ングトランジスタ、２・・・・・・可変抵抗回路、１４
・・・・・・第１トランジスタ、旦・・・・・・インバ
ータ回路、７・・・・・・帰還ループ、１１・・・・・
・検出端子（インバータ回路の出力端）。
示す回路構成図、第２図は同実施例の動作を説明するた
めの入出力波形図である。 １，『・・・・・・電源端子、３・・・・・・スイツチ
ングトランジスタ、２・・・・・・可変抵抗回路、１４
・・・・・・第１トランジスタ、旦・・・・・・インバ
ータ回路、７・・・・・・帰還ループ、１１・・・・・
・検出端子（インバータ回路の出力端）。
Claims (1)
- １ 被検出電源回路に接続され、スイッチングトランジ
スタ、抵抗回路および第１トランジスタから成る直列回
路と、上記スイッチングトランジスタと抵抗回路との接
続点の電圧で入力信号レベルが決定されるインバータ回
路と、このインバータ回路の出力信号レベルに応じて上
記スイッチングトランジスタを導通制御するように配線
された帰還ループと、上記スイッチングトランジスタに
並列接続される第２トランジスタとを備え、上記第１、
第２トランジスタはそれぞれサンプリングパルス信号が
供給されて交互に導通制御されるサンプリング回路を構
成して成り、上記被検出電源回路の出力電圧低下時に上
記インバータ回路の出力端から異常信号を得るように構
成したことを特徴とする電源異常検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51008136A JPS5910133B2 (ja) | 1976-01-28 | 1976-01-28 | 電源異常検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51008136A JPS5910133B2 (ja) | 1976-01-28 | 1976-01-28 | 電源異常検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5291601A JPS5291601A (en) | 1977-08-02 |
| JPS5910133B2 true JPS5910133B2 (ja) | 1984-03-07 |
Family
ID=11684865
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP51008136A Expired JPS5910133B2 (ja) | 1976-01-28 | 1976-01-28 | 電源異常検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5910133B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4528254B2 (ja) * | 2005-11-25 | 2010-08-18 | 富士通セミコンダクター株式会社 | 電源電圧検出回路 |
-
1976
- 1976-01-28 JP JP51008136A patent/JPS5910133B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5291601A (en) | 1977-08-02 |
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