JPS59101920A - デイジタルフイルタ - Google Patents
デイジタルフイルタInfo
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- JPS59101920A JPS59101920A JP57212216A JP21221682A JPS59101920A JP S59101920 A JPS59101920 A JP S59101920A JP 57212216 A JP57212216 A JP 57212216A JP 21221682 A JP21221682 A JP 21221682A JP S59101920 A JPS59101920 A JP S59101920A
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- Japan
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- digital signal
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- down counter
- frequency
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H17/00—Networks using digital techniques
- H03H17/02—Frequency selective networks
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Mathematical Physics (AREA)
- Analogue/Digital Conversion (AREA)
- Complex Calculations (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は２進数のディジタル信号入力に周波数特性を付
加した出力を得るテイジタルフイルりに関するものであ
る。
加した出力を得るテイジタルフイルりに関するものであ
る。
従来例の構成とその問題点
昨今の家庭用ＶＴＲ，特にサーボ系のディジタル化は活
発であり、既にテイジタルサーボ用のｌＣ（集積回路）
として商品化され、導入されるに至っている。このディ
ジタル化の狙いは、調整前所２周辺部品の削減や消費電
力の低減、信頼性の向上、多機能化対応等であり、かな
り大幅なディジタル化が計られている。しかし、サーボ
系の特性を決める位相補償回路（以下フィルタと称す）
だけでは依然として抵抗と大形の電界コンデンサで構成
されているのが現状である０ 係るフィルタの従来例として、第１図にアナログ式積分
回路を示す。第２図はその動作説明に供する波形図であ
る。
発であり、既にテイジタルサーボ用のｌＣ（集積回路）
として商品化され、導入されるに至っている。このディ
ジタル化の狙いは、調整前所２周辺部品の削減や消費電
力の低減、信頼性の向上、多機能化対応等であり、かな
り大幅なディジタル化が計られている。しかし、サーボ
系の特性を決める位相補償回路（以下フィルタと称す）
だけでは依然として抵抗と大形の電界コンデンサで構成
されているのが現状である０ 係るフィルタの従来例として、第１図にアナログ式積分
回路を示す。第２図はその動作説明に供する波形図であ
る。
アナログ式積分回路の構成要素は、オペアンプ１、入力
抵抗２．帰還コンデンサ３である。今、入力電圧Ｅ１．
Ｅ２に電位差が生じると入力抵抗２に電流が流れ、コン
デンサ３に電荷か充電されて出力電圧Ｅ。が変化する。
抵抗２．帰還コンデンサ３である。今、入力電圧Ｅ１．
Ｅ２に電位差が生じると入力抵抗２に電流が流れ、コン
デンサ３に電荷か充電されて出力電圧Ｅ。が変化する。
出力電圧Ｅ。は、ｉｌ＞ａ、のとき電位が下降（〜１１
，１４〜ｔ５）し、 Ｅｌ−Ｅ２のとき電位が停止（１，〜ｔ２．ｔ５〜）し
、 Ｊｌ；１〈Ｅ２のとき電位が上昇（ｔ２〜ｔ３）する特
性を持っている。この回路の伝達関係Ｇ（ｓ）は、（８
） ＡＴｌ ・・・・・・・・（１）但シ、
’ｒ１＝Ｃ１Ｒ１ｒ Ｃ１ｔｒｉ帰Ｍ コア テア？
３ Ｏ容量、Ｈは入力抵抗２の抵抗値である０即ち、積
分袋素としての機能を持っている。
，１４〜ｔ５）し、 Ｅｌ−Ｅ２のとき電位が停止（１，〜ｔ２．ｔ５〜）し
、 Ｊｌ；１〈Ｅ２のとき電位が上昇（ｔ２〜ｔ３）する特
性を持っている。この回路の伝達関係Ｇ（ｓ）は、（８
） ＡＴｌ ・・・・・・・・（１）但シ、
’ｒ１＝Ｃ１Ｒ１ｒ Ｃ１ｔｒｉ帰Ｍ コア テア？
３ Ｏ容量、Ｈは入力抵抗２の抵抗値である０即ち、積
分袋素としての機能を持っている。
第３図は第１図の構成要素に帰還抵抗４を追加したもの
であり、伝達関数Ｇ（Ｓ）は、但し、ｒ１−Ｃ１Ｈ１，
Ｔ２−Ｃ２Ｒ２，Ｒ外帰還抵抗４の抵抗値である。（２
）式を変形すると、となり、（１）式の積分要素と比例
要素とを持っている。なお、入力抵抗２を流れる電流の
大きさは、入力電圧Ｅ１．Ｅ２の電位差に比例するため
、帰還コンデンサ３の電荷の充放電も比例する。しかる
に、第２図に示す出力電圧Ｅ。の電位の傾きに１、Ｅｌ
、Ｅ２の電位差に比例して変化する。
であり、伝達関数Ｇ（Ｓ）は、但し、ｒ１−Ｃ１Ｈ１，
Ｔ２−Ｃ２Ｒ２，Ｒ外帰還抵抗４の抵抗値である。（２
）式を変形すると、となり、（１）式の積分要素と比例
要素とを持っている。なお、入力抵抗２を流れる電流の
大きさは、入力電圧Ｅ１．Ｅ２の電位差に比例するため
、帰還コンデンサ３の電荷の充放電も比例する。しかる
に、第２図に示す出力電圧Ｅ。の電位の傾きに１、Ｅｌ
、Ｅ２の電位差に比例して変化する。
以上説明した第１図の積分回路、第３図の比例＋積分回
路をＩＣ化する場合は、オペアンプ１の入出力用ピンが
３個と外付けのＣ）１部品が２〜３個必要であり、外付
部品及びピン数を削減できない問題点があった。
路をＩＣ化する場合は、オペアンプ１の入出力用ピンが
３個と外付けのＣ）１部品が２〜３個必要であり、外付
部品及びピン数を削減できない問題点があった。
発明の目的
本発明は前記従来の問題点を解消するもので、全ての構
成要素をディジタル化したディジタルフィルタを提供す
ることを目的とするものである。
成要素をディジタル化したディジタルフィルタを提供す
ることを目的とするものである。
発明の構成
本発明は基準となる２進数のディジタル信号を発生させ
る基準信号発生手段と、前記基準信号発生手段の出力と
２進数のディジタル信号入力とを大小判別し、その大小
関係に応じた出力を発生する大小判別手段と、前記ディ
ジタル信号入力と前記基準信号発生手段の出力とクロッ
クパルスとを入力とし、前記クロックパルスを分周して
前記ディジタル信号入力と前記基準信号発生手段の出力
との差の、肥装置に比例した周波数のクロックパルスを
作成する分周手段と、前記大小判別手段の出力（または
前記分周手段の出力）をゲートして出力するゲート手段
と、前記ゲート手段の出力と前記分周手段の出力（また
は前記大小判別手段の出力と前記ケート手段の出力）と
を入力とするアップダウンカウンタと、前記アップダウ
ンカウンタの最大値、最小値を検出し、前記ゲート手段
を制伍する第１と第２検出手段とを具備し、前記アップ
ダウンカウンタより２進数のディジタル信号出力を得る
ディジタルフィルタであり、比較的簡単な構成でディジ
タル式積分回路を実現できると共に、前記ディジタル信
号に係数を乗じる乗算手段ト、前記アップダウンカウン
タの出力と前記乗鼻手段の出力とを加算（または減算う
する加算手段（または減算手段）とを追加し、前記加算
手段（または減算手段）より２進数のディジタル信号出
力を得ることによりディジタル式化例＋績分回路を実現
することができ、全面的にディジタル化することにより
外付部品を不要にできると共に、ＩＣの内蔵回路とする
ことにより人出力ピンをも削減できるものである。
る基準信号発生手段と、前記基準信号発生手段の出力と
２進数のディジタル信号入力とを大小判別し、その大小
関係に応じた出力を発生する大小判別手段と、前記ディ
ジタル信号入力と前記基準信号発生手段の出力とクロッ
クパルスとを入力とし、前記クロックパルスを分周して
前記ディジタル信号入力と前記基準信号発生手段の出力
との差の、肥装置に比例した周波数のクロックパルスを
作成する分周手段と、前記大小判別手段の出力（または
前記分周手段の出力）をゲートして出力するゲート手段
と、前記ゲート手段の出力と前記分周手段の出力（また
は前記大小判別手段の出力と前記ケート手段の出力）と
を入力とするアップダウンカウンタと、前記アップダウ
ンカウンタの最大値、最小値を検出し、前記ゲート手段
を制伍する第１と第２検出手段とを具備し、前記アップ
ダウンカウンタより２進数のディジタル信号出力を得る
ディジタルフィルタであり、比較的簡単な構成でディジ
タル式積分回路を実現できると共に、前記ディジタル信
号に係数を乗じる乗算手段ト、前記アップダウンカウン
タの出力と前記乗鼻手段の出力とを加算（または減算う
する加算手段（または減算手段）とを追加し、前記加算
手段（または減算手段）より２進数のディジタル信号出
力を得ることによりディジタル式化例＋績分回路を実現
することができ、全面的にディジタル化することにより
外付部品を不要にできると共に、ＩＣの内蔵回路とする
ことにより人出力ピンをも削減できるものである。
実施例の説明
第４図は本発明の第１実施例であり、第５図はその動作
波形図である。
波形図である。
第４図において、５は基準となる２進数のディジタル信
号を発生する基準信号発生手段、６は大小判別手段、７
は分周手段、８はゲート手段、９はアップダウンカウン
タ、１０は前記アップダウンカウンタ９の計数値が所定
の値以上になったことを検出する第１検出手段、１１は
前記アップダウンカウンタ９の計数値が所定の計数値以
下になったことを検出する第２検出手段であり、Ｄｌ
は２進数のディジタル信号入力、Ｄ２は基準信号発生手
段５で発生した２進数の基準ディジタル信号、Ｄ３はア
ップダウンカウンタ９の出力、Ｓｌ、Ｓ２は大小判別手
段の６の前記ディジタル信号Ｄ１とＤ２の大小関係に応
じた第１と第２の信号、Ｓ３はクロックパルス、Ｓ４は
分周手段７の出力、Ｓ５．Ｓ６はゲート手段８の出力、
Ｓ７．Ｓ８は第１と第２検出手段１０．１１の出力であ
る。
号を発生する基準信号発生手段、６は大小判別手段、７
は分周手段、８はゲート手段、９はアップダウンカウン
タ、１０は前記アップダウンカウンタ９の計数値が所定
の値以上になったことを検出する第１検出手段、１１は
前記アップダウンカウンタ９の計数値が所定の計数値以
下になったことを検出する第２検出手段であり、Ｄｌ
は２進数のディジタル信号入力、Ｄ２は基準信号発生手
段５で発生した２進数の基準ディジタル信号、Ｄ３はア
ップダウンカウンタ９の出力、Ｓｌ、Ｓ２は大小判別手
段の６の前記ディジタル信号Ｄ１とＤ２の大小関係に応
じた第１と第２の信号、Ｓ３はクロックパルス、Ｓ４は
分周手段７の出力、Ｓ５．Ｓ６はゲート手段８の出力、
Ｓ７．Ｓ８は第１と第２検出手段１０．１１の出力であ
る。
ディジタル信号人力Ｄ１ と基準ディジタルＤ２とを大
小判別手段６の入力として大小判別を行なう。大小判別
手段６のディジタル信号Ｌ）１とＤ２０大、小関係を表
わす第１．第２の信号Ｓ１．Ｓ２はゲート手段８を介し
て分周手段７の出力Ｓ４と共にアンプダウンカウンタ９
の入力Ｓ５．Ｓ６とし、アップダウンカウンタ９より２
進数のディジタル信号出力Ｄ３を得る構成にしている。
小判別手段６の入力として大小判別を行なう。大小判別
手段６のディジタル信号Ｌ）１とＤ２０大、小関係を表
わす第１．第２の信号Ｓ１．Ｓ２はゲート手段８を介し
て分周手段７の出力Ｓ４と共にアンプダウンカウンタ９
の入力Ｓ５．Ｓ６とし、アップダウンカウンタ９より２
進数のディジタル信号出力Ｄ３を得る構成にしている。
分周手段７では入力されるクロックパルスＳ３を分周し
て基準ディジタル信号Ｄ２とディジタル信号入力Ｄ１と
の差の絶対値に比例した周波数のクロックパルスを作成
して出力し、アップダウンカウンタ９のクロック入力と
している。ここで、分周手段７にて基準ディジタル信号
Ｄ２とディジタル信号入力Ｄ１ との差の絶対値に比
例した周波数のクロックパルスを作成するのは、ディジ
タル信号出力１）３をディジタル信号入力Ｄ１に比例さ
せるためである。この操作は、丁度従来例の人力抵抗２
にぴＬれる電流がＥｌとＥ２との電位差に比例している
のに対応している０首た、アップダウンカウンタ９のオ
ーバーフロー、アンダーフローを防止するために第１．
第２検出手段１０．１１により最大値。
て基準ディジタル信号Ｄ２とディジタル信号入力Ｄ１と
の差の絶対値に比例した周波数のクロックパルスを作成
して出力し、アップダウンカウンタ９のクロック入力と
している。ここで、分周手段７にて基準ディジタル信号
Ｄ２とディジタル信号入力Ｄ１ との差の絶対値に比
例した周波数のクロックパルスを作成するのは、ディジ
タル信号出力１）３をディジタル信号入力Ｄ１に比例さ
せるためである。この操作は、丁度従来例の人力抵抗２
にぴＬれる電流がＥｌとＥ２との電位差に比例している
のに対応している０首た、アップダウンカウンタ９のオ
ーバーフロー、アンダーフローを防止するために第１．
第２検出手段１０．１１により最大値。
最小値の検出を行ない、出力Ｓ７．Ｓ８によりゲート手
段８を制御して第１．第２の信号Ｓ１．Ｓ２のゲート出
力Ｓ５．Ｓ６を禁止する構成にしている０第６図により
第４図の動作を説明すれば、大小判別手段６においてデ
ィジタル信号人力ｖ１ と基準ディジタル信号Ｄ２と
の大小判別で、Ｄ２に比べてｂｌ の値が大か小かによ
りアップダウンカウンタ９の動作をアップかダウン（ま
たはダウンかアップ）に切換えている０Ｌ）１．Ｄ２の
関係が、１）＞Ｄ（またはＤｌ〈Ｄ２）ならアップカラ
ン ２ ト （ｔ２〜 ｔ３） 。
段８を制御して第１．第２の信号Ｓ１．Ｓ２のゲート出
力Ｓ５．Ｓ６を禁止する構成にしている０第６図により
第４図の動作を説明すれば、大小判別手段６においてデ
ィジタル信号人力ｖ１ と基準ディジタル信号Ｄ２と
の大小判別で、Ｄ２に比べてｂｌ の値が大か小かによ
りアップダウンカウンタ９の動作をアップかダウン（ま
たはダウンかアップ）に切換えている０Ｌ）１．Ｄ２の
関係が、１）＞Ｄ（またはＤｌ〈Ｄ２）ならアップカラ
ン ２ ト （ｔ２〜 ｔ３） 。
Ｄ１＝Ｄ２ならカウント停止（ｔ１〜ｔ２．ｔ３〜１４
．１５〜）。
．１５〜）。
Ｄ（Ｄ（またはＤｌ〉Ｄ２）ならダウンカラン
２ ト （〜 １１．１４〜１６） する構成にしている。なお、図示のアップダウンカウン
タ９の出力Ｄ３の動作は、Ｄ１＼Ｄ２のときのＤ２とＤ
ｌ との差の絶対値が特定の場合を示しているが、実際
の動作ではＤ２とＤｌとの差の絶対値に比例して分周手
段７よりクロックパルスを入力するので傾きは変化する
。これにより、全面的にディジタル化された第４図の本
発明の第１芙流例により、積分要素の機能を持ったディ
ジタルフィルタを実現することができる。（１〕式に対
応する時定数１゛１は、 但し、ｆｃｋは分周手段７の出力であるクロック・くル
スＳ４の最低周波数（Ｄ２とＤｌとの差の絶対値が１の
ときの周波数である。）として求めることができる。
２ ト （〜 １１．１４〜１６） する構成にしている。なお、図示のアップダウンカウン
タ９の出力Ｄ３の動作は、Ｄ１＼Ｄ２のときのＤ２とＤ
ｌ との差の絶対値が特定の場合を示しているが、実際
の動作ではＤ２とＤｌとの差の絶対値に比例して分周手
段７よりクロックパルスを入力するので傾きは変化する
。これにより、全面的にディジタル化された第４図の本
発明の第１芙流例により、積分要素の機能を持ったディ
ジタルフィルタを実現することができる。（１〕式に対
応する時定数１゛１は、 但し、ｆｃｋは分周手段７の出力であるクロック・くル
スＳ４の最低周波数（Ｄ２とＤｌとの差の絶対値が１の
ときの周波数である。）として求めることができる。
第６図は第４図のアップダウンカウンタ９の具体回路例
である。１２はクロック、＜ルス入力端子、１３はアッ
プ信号入力端子、１４はダウン信号入力端子、１５〜１
８はテイジタル信号出力端子である。ＡＮＤゲー）１９
．２０及びσＲゲート２１で成る複合ゲートとフリップ
フロップ２２とでアップダウンカウンタの単位ビットを
形成し、これを必要ビット数だけ接続してアップダウン
カウンタ９を構成できる。この回路は、入力端子１３が
ＩＩ ＨＩＩで１４が°Ｌ″のとき前段フリップフロッ
プのσ出力をクロック入力とするアップカウンタとして
動作し、入力端子１３がＬ″で１４がＨ１１のとき前段
フリップフロップのＱ出力を入力とするダウンカウンタ
として動作する。また、入力端子１３．１４が共に′Ｌ
″の場合は各フリップフロップへのクロック入力がなさ
れずカウンタは停止する。ディジタル信号出力は出力端
子１６〜１８から得ることができる０ 第７図は第４図の分周手段７の具体回路例であり、第８
図はその動作説明のための波形図である。
である。１２はクロック、＜ルス入力端子、１３はアッ
プ信号入力端子、１４はダウン信号入力端子、１５〜１
８はテイジタル信号出力端子である。ＡＮＤゲー）１９
．２０及びσＲゲート２１で成る複合ゲートとフリップ
フロップ２２とでアップダウンカウンタの単位ビットを
形成し、これを必要ビット数だけ接続してアップダウン
カウンタ９を構成できる。この回路は、入力端子１３が
ＩＩ ＨＩＩで１４が°Ｌ″のとき前段フリップフロッ
プのσ出力をクロック入力とするアップカウンタとして
動作し、入力端子１３がＬ″で１４がＨ１１のとき前段
フリップフロップのＱ出力を入力とするダウンカウンタ
として動作する。また、入力端子１３．１４が共に′Ｌ
″の場合は各フリップフロップへのクロック入力がなさ
れずカウンタは停止する。ディジタル信号出力は出力端
子１６〜１８から得ることができる０ 第７図は第４図の分周手段７の具体回路例であり、第８
図はその動作説明のための波形図である。
第７図において、２３はクロックパルスＳ３の入力端子
、２４〜２７はディジタル信号入力Ｄ１と基準ディジタ
ル信号Ｄ２との差の絶対値ＩＤ１−Ｄ２１ のＬＳＢ−
７ＭＳＨの入力端子、２８は分周したクロックパルスＳ
４の出力端子、２９〜３２は分周カウンタを形成するフ
リップフロップ、３３はクロックパルスを反転するイン
バータ、３４〜３７はＤｌとＤ２の差の絶対値ＩＤ１−
Ｄ２１ とインバータ３３の出力とフリップフロップ
２９〜３２の出力とを入力としてテコードするＡＮＤゲ
ート、３８はＡＮＤゲート３４〜３８の出力の和をとる
Ｏｆ’Ｌゲートである。
、２４〜２７はディジタル信号入力Ｄ１と基準ディジタ
ル信号Ｄ２との差の絶対値ＩＤ１−Ｄ２１ のＬＳＢ−
７ＭＳＨの入力端子、２８は分周したクロックパルスＳ
４の出力端子、２９〜３２は分周カウンタを形成するフ
リップフロップ、３３はクロックパルスを反転するイン
バータ、３４〜３７はＤｌとＤ２の差の絶対値ＩＤ１−
Ｄ２１ とインバータ３３の出力とフリップフロップ
２９〜３２の出力とを入力としてテコードするＡＮＤゲ
ート、３８はＡＮＤゲート３４〜３８の出力の和をとる
Ｏｆ’Ｌゲートである。
第８図により第７図の動作を説明する。Ｓ３は分周カウ
ンタ２９〜３２に入力するクロックパルスであり、Ｑ１
〜Ｑ４はそれぞれＱ出力である。
ンタ２９〜３２に入力するクロックパルスであり、Ｑ１
〜Ｑ４はそれぞれＱ出力である。
１−ｉ１〜Ｇ４は入力端子２４〜２７が全てＨ″のとき
のＡＮＤゲート３４〜３７の出力である。合、基準ディ
ジタル信号Ｄ２が１１０００Ｊでディジタル信号入力Ｄ
１が「１１ｏ１Ｊまたは「００１１」であるとすると、
ＤｌとＤ２の差の絶対値ＩＤ１−Ｌ）２１は「０１０１
Ｊであるから、ＡＮＤゲート３４．３６が開き、３５．
３７が閉じ、ｏＲゲート３８の出力Ｓ４としては分周カ
ウンタの１サイクルで５個のクロックパルスを出力する
ことができる。即ち、ＤｌとＤ２の差の絶対値ＩＤ、Ｄ
２１ に比例したクロックパルスを分周出力Ｓ４とし
て得ることができる。
のＡＮＤゲート３４〜３７の出力である。合、基準ディ
ジタル信号Ｄ２が１１０００Ｊでディジタル信号入力Ｄ
１が「１１ｏ１Ｊまたは「００１１」であるとすると、
ＤｌとＤ２の差の絶対値ＩＤ１−Ｌ）２１は「０１０１
Ｊであるから、ＡＮＤゲート３４．３６が開き、３５．
３７が閉じ、ｏＲゲート３８の出力Ｓ４としては分周カ
ウンタの１サイクルで５個のクロックパルスを出力する
ことができる。即ち、ＤｌとＤ２の差の絶対値ＩＤ、Ｄ
２１ に比例したクロックパルスを分周出力Ｓ４とし
て得ることができる。
第９図は本発明の第２実施例であり、第４図の第１実施
例に乗算手段３９．加算手段４０を付加したものである
。即ち、乗算手段３９においてディジタル信号入力Ｄ１
に係数Ｋを乗じた出力Ｄ４勿加算手段４ｏにおいてア
ップダウンカウンタ９の出力ｉ）３と加算し、得られた
出力Ｄ５をディジタル信号出力とするものである。これ
により、第１実施例の積分要素に比例要素を付加した比
例十積分回路を具現できる。（３）式の”ｆ２／Ｔ１は
、Ｔ２／Ｔ１＝Ｋ ・・・・・・・・（６
）として求めることができる。
例に乗算手段３９．加算手段４０を付加したものである
。即ち、乗算手段３９においてディジタル信号入力Ｄ１
に係数Ｋを乗じた出力Ｄ４勿加算手段４ｏにおいてア
ップダウンカウンタ９の出力ｉ）３と加算し、得られた
出力Ｄ５をディジタル信号出力とするものである。これ
により、第１実施例の積分要素に比例要素を付加した比
例十積分回路を具現できる。（３）式の”ｆ２／Ｔ１は
、Ｔ２／Ｔ１＝Ｋ ・・・・・・・・（６
）として求めることができる。
第１０図は第４図、第９図の動作説明に供する波形図で
ある。今、ディジタル信号入力ｖ１ が、時刻ｔ。にお
いて最小値であり、時刻ｔ１から増加し、時刻ｔ２で基
準ディジタル信号Ｄ２と等し＼ 〈なり、時刻ｔ３から再び増加し、時刻ｔ４で最大値に
なり、時刻ｔ６から減少し、時刻ｔ７でＤ２と等しくな
り、時刻ｔ８から再び減少し、時刻ｔ１゜で最小値とな
り、時刻ｔ１２から増加し、時刻ｔ１３でＤ２と等しく
なるもなお増加し、時刻ｔ１５で一定値となり、時刻ｔ
１６から減少し、時刻ｔ１□でＤ２と等しくなるもなお
減少し、時刻ｔ１８で一定値となり、時刻ｔ１９から増
加し、時刻ｔ１゜でＤ２と等しくなるもなお増加し、時
刻ｔ２１で一定値となり、時刻ｔ２２から減少し、時刻
ｔ２３でＤ２と等しくなるもなお減少し、時刻ｔ２４で
一定値となる場合を例に説明する。また、基準ゲイジタ
ル信号Ｄ２はディジタル信号人力Ｌ１１ の中心値であ
る場合を示している。
ある。今、ディジタル信号入力ｖ１ が、時刻ｔ。にお
いて最小値であり、時刻ｔ１から増加し、時刻ｔ２で基
準ディジタル信号Ｄ２と等し＼ 〈なり、時刻ｔ３から再び増加し、時刻ｔ４で最大値に
なり、時刻ｔ６から減少し、時刻ｔ７でＤ２と等しくな
り、時刻ｔ８から再び減少し、時刻ｔ１゜で最小値とな
り、時刻ｔ１２から増加し、時刻ｔ１３でＤ２と等しく
なるもなお増加し、時刻ｔ１５で一定値となり、時刻ｔ
１６から減少し、時刻ｔ１□でＤ２と等しくなるもなお
減少し、時刻ｔ１８で一定値となり、時刻ｔ１９から増
加し、時刻ｔ１゜でＤ２と等しくなるもなお増加し、時
刻ｔ２１で一定値となり、時刻ｔ２２から減少し、時刻
ｔ２３でＤ２と等しくなるもなお減少し、時刻ｔ２４で
一定値となる場合を例に説明する。また、基準ゲイジタ
ル信号Ｄ２はディジタル信号人力Ｌ１１ の中心値であ
る場合を示している。
アップダウンカウンタ９の出力Ｄ３は、ディジタル信号
人力Ｄ と基準ティジタル信号Ｄ２との関係が、Ｄｌ〉
Ｄ２のときアップカウントし、Ｄｌ〈Ｄ２のときダウン
カウントする動作例を示しており、Ｄ１＝Ｄ２のときカ
ウント停止する構成になっている。なお、Ｌ）１．Ｄ２
．Ｄ３は夫々アナログ表示している。
人力Ｄ と基準ティジタル信号Ｄ２との関係が、Ｄｌ〉
Ｄ２のときアップカウントし、Ｄｌ〈Ｄ２のときダウン
カウントする動作例を示しており、Ｄ１＝Ｄ２のときカ
ウント停止する構成になっている。なお、Ｌ）１．Ｄ２
．Ｄ３は夫々アナログ表示している。
ここで、ディジタル信号人力Ｄ１が前記の状態変化をす
るときの各手段の出力は、夫々次のように変化する。大
小判別手段６の第１の信号Ｓ１は、１３〜ｔ７・１１３
〜ｔ１７・ｔ２０〜ｔ２３の期間がＩＩ Ｍ ＩＩで他
の期間が°゛Ｌ″となり、第２の信号Ｓ２はｔｏ〜ｔ２
・ｔ８〜ｔ１３・１１７〜ｔ２０・ｔ２３〜の期間がＨ
″で他の期間がＬ“′となる。一方、アップダウンカウ
ンタ９の出力Ｄ３の最大値を検出する第１検出手段１０
の出力Ｓ は、ｔ６〜ｔ９の期間がＬ″で他の期間がＨ
″となり、最小値を検出する第２検出手段１１の出力Ｓ
８は、ｔ１１〜ｔ１４・ｔ２５〜の期間がＬ″で他の期
間がＨ″となる。しかるに、ゲート手段８の出力Ｓ５は
、１−１ １ −１ ．１ −１ の期間がｌ Ｈ
ｌ″３５１１３、 １７ ２０ ２３で他
の期間がＩ Ｌ ｌ”となり、出力Ｓ６は、ｔｏ〜ｔ２
．ｔ８〜ｔ１１ｒ ｔ１７〜ｔ２０＋’２３〜ｔ２５
の期間がＨ°′で他の期間が°Ｌ″となる。
るときの各手段の出力は、夫々次のように変化する。大
小判別手段６の第１の信号Ｓ１は、１３〜ｔ７・１１３
〜ｔ１７・ｔ２０〜ｔ２３の期間がＩＩ Ｍ ＩＩで他
の期間が°゛Ｌ″となり、第２の信号Ｓ２はｔｏ〜ｔ２
・ｔ８〜ｔ１３・１１７〜ｔ２０・ｔ２３〜の期間がＨ
″で他の期間がＬ“′となる。一方、アップダウンカウ
ンタ９の出力Ｄ３の最大値を検出する第１検出手段１０
の出力Ｓ は、ｔ６〜ｔ９の期間がＬ″で他の期間がＨ
″となり、最小値を検出する第２検出手段１１の出力Ｓ
８は、ｔ１１〜ｔ１４・ｔ２５〜の期間がＬ″で他の期
間がＨ″となる。しかるに、ゲート手段８の出力Ｓ５は
、１−１ １ −１ ．１ −１ の期間がｌ Ｈ
ｌ″３５１１３、 １７ ２０ ２３で他
の期間がＩ Ｌ ｌ”となり、出力Ｓ６は、ｔｏ〜ｔ２
．ｔ８〜ｔ１１ｒ ｔ１７〜ｔ２０＋’２３〜ｔ２５
の期間がＨ°′で他の期間が°Ｌ″となる。
以上により、アップダウンカウンタ９は、ゲート手段８
の出力ｓｓ がＩ ＨＩＩ 、 ＩＩ Ｌ ＩＩのと
き５ツ ６ アップカウントし ＋１ Ｌ ＩＩ 、 ＩＩ ＨＩ＋
のときダウンカウントし、共にｌ Ｌ ＋”のときカウ
ント停止するようにしている。
の出力ｓｓ がＩ ＨＩＩ 、 ＩＩ Ｌ ＩＩのと
き５ツ ６ アップカウントし ＋１ Ｌ ＩＩ 、 ＩＩ ＨＩ＋
のときダウンカウントし、共にｌ Ｌ ＋”のときカウ
ント停止するようにしている。
なお、出力Ｓ７．Ｓ８を入替えると共に出力Ｓ６゜Ｓ６
を入替えるとアップダウンカウンタ９の動作を逆にする
ことができ、これは単に極性だけの問題である。但し、
このとき加算手段４１は減算手段とし、Ｄ３からＤ４を
減算する構成とする必要がある。
を入替えるとアップダウンカウンタ９の動作を逆にする
ことができ、これは単に極性だけの問題である。但し、
このとき加算手段４１は減算手段とし、Ｄ３からＤ４を
減算する構成とする必要がある。
以上説明した本発明の第２実施例において、乗算手段３
９は２のべき乗の乗算であれば、特に稜雑な乗算回路を
必要とせず、単にディジタル信号入力Ｄ１ のビットを
ソフトするだけで対処できる。
９は２のべき乗の乗算であれば、特に稜雑な乗算回路を
必要とせず、単にディジタル信号入力Ｄ１ のビットを
ソフトするだけで対処できる。
また、第１．第２実施例において、基準信号発生手段５
は特にゲート回路等を必要とせず、単にＩＩ ＨＩ＋か
Ｌ′′かの固定した２進数のティジタル信号を発生させ
るだけで済ませることができる。
は特にゲート回路等を必要とせず、単にＩＩ ＨＩ＋か
Ｌ′′かの固定した２進数のティジタル信号を発生させ
るだけで済ませることができる。
また、アップダウンカウンタ８へのアップ拳ダウン指令
は、大小判別手段の出力Ｓ１．Ｓ２の何れか一方を用い
る構成が可能であり、ゲート手段８は大小判別手段の出
力Ｓ１．Ｓ２をゲートするのでなく、分周手段７の出力
Ｓ４をゲートする構成を採っても同様に目的を達成し得
ることは言うまでもない。
は、大小判別手段の出力Ｓ１．Ｓ２の何れか一方を用い
る構成が可能であり、ゲート手段８は大小判別手段の出
力Ｓ１．Ｓ２をゲートするのでなく、分周手段７の出力
Ｓ４をゲートする構成を採っても同様に目的を達成し得
ることは言うまでもない。
発明の効果
本発明のディジタルフィルタは基準信号発生手段、大小
判別手段２分周手段、ゲート手段、アップダウンカウン
タ、第１と第２検出手段を用いる比較的簡単な構成で積
分回路を実現でき、さらに乗算手段、加算手段（または
減算手段）を用いることにより比例＋積分回路を実現で
き、周辺部品を何ら必要とぜす、ｉＣ内部回路として用
いることができピン数は不要にできる等、その実用的効
果は大である。
判別手段２分周手段、ゲート手段、アップダウンカウン
タ、第１と第２検出手段を用いる比較的簡単な構成で積
分回路を実現でき、さらに乗算手段、加算手段（または
減算手段）を用いることにより比例＋積分回路を実現で
き、周辺部品を何ら必要とぜす、ｉＣ内部回路として用
いることができピン数は不要にできる等、その実用的効
果は大である。
第１図は従来のフィルタの１例を示すブロック図、第２
図はその動作波形図、第３図は従来のフィルタの他の例
を示すブロック図、第４図は本発明のディジタルフィル
タの第１実施例を示すブロック図、第５図はその動作波
形図、第６図はアップダウンカウンタの具体回路図、第
７図は分周手段の具体回路図、第８図はその動作波形図
、第９図は本発明のディジタルフィルタの第２実施例の
ブロック図、第１０図は第１と第２実施例の詳細な動作
波形図である。 ５・・・・・・基準信号発生手段、６・・・・・・大小
判別手段、７・・・・・分周手段、８・・・・・・アッ
プダウンカウンタ、１０・・・・・・第１検出手段、１
１・・・・・・第２検出手段、３９・・・・・・乗算手
段、４０・・・・・・加算手段（または減算手段）０ 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第２図 第３図 ３、 第６図
図はその動作波形図、第３図は従来のフィルタの他の例
を示すブロック図、第４図は本発明のディジタルフィル
タの第１実施例を示すブロック図、第５図はその動作波
形図、第６図はアップダウンカウンタの具体回路図、第
７図は分周手段の具体回路図、第８図はその動作波形図
、第９図は本発明のディジタルフィルタの第２実施例の
ブロック図、第１０図は第１と第２実施例の詳細な動作
波形図である。 ５・・・・・・基準信号発生手段、６・・・・・・大小
判別手段、７・・・・・分周手段、８・・・・・・アッ
プダウンカウンタ、１０・・・・・・第１検出手段、１
１・・・・・・第２検出手段、３９・・・・・・乗算手
段、４０・・・・・・加算手段（または減算手段）０ 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第２図 第３図 ３、 第６図
Claims (1)
- （１）基準となる２進数のディジタル信号を発生させる
基準信号発生手段と、前記基準信号発生手段の出力と２
進数のディジタル信号入力とを大小判別し、その大小関
係に応じた出力を発生する大小判別手段と、前記ディジ
タル信号入力と前記基準信号発生手段の出力とクロック
パルスとを入力とし、前記クロックパルスを分周して前
記ディジタル信号入力と前記基準信号発生手段の出力と
の差の絶対値に比例した周波数のクロックパルスを作成
する分周手段と、前記大小判別手段の出力と前記分周手
段の出力の一方をゲートして出力するゲート手段と、前
記ゲート手段の出力と前記分周手段の出力か、前記大小
判別手段の出力と前記ゲート手段の出力の一方とを入力
とするアップダウンカウンタと、前記アップダウンカウ
ンタの最大値、最小値を検出し、前記ゲート手段を制御
する第１と第２検出手段とを具備し、前記アップダウン
カウンタより２進数のディジタル信号出力を得ることを
特徴とするディジタルフィルタ。 （２ン 基準となる２進数のディジタル信号を発生さ
せる基準信号発生手段と、前記基準信号発生手段の出力
と２進数のディジタル信号入力とを大小判別し、その大
小関係に応じた出力を発生する大小判別手段と、前記デ
ィジタル信号入力と前記基準信号発生手段の出力とクロ
ックパルスとを入力とし、前記クロックパルスとを分周
して前記ディジタル信号入力と前記基準信号発生手段の
出力との差の絶対値に比例した周波数のクロックパルス
を作成する分周手段と、前記大小判別手段の出力と前記
分周手段の出力の一方をゲートしで出力するゲート手段
と、前記ゲート手段の出力と前記分周手段の出力または
前記大小判別手段の出力と前記ゲート手段の出力とを入
力とするアップダウンカウンタと、前記アップダウンカ
ウンタの最大値。 最小値を検出し、前記ゲート手段を制御する第１と第２
検出手段と、前記ディジタル信号入力に係数を乗じる乗
算手段と、前記アップダウンカウンタの出力と前記乗算
手段の出力とを加算または減算する加算または減算手段
とを具備し、前記加算または減算手段よりディジタル信
号出力を得ることを特徴とするディジタルフィルタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57212216A JPS59101920A (ja) | 1982-12-02 | 1982-12-02 | デイジタルフイルタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57212216A JPS59101920A (ja) | 1982-12-02 | 1982-12-02 | デイジタルフイルタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59101920A true JPS59101920A (ja) | 1984-06-12 |
| JPH0530085B2 JPH0530085B2 (ja) | 1993-05-07 |
Family
ID=16618852
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57212216A Granted JPS59101920A (ja) | 1982-12-02 | 1982-12-02 | デイジタルフイルタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59101920A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6142015A (ja) * | 1984-08-02 | 1986-02-28 | Matsushita Electric Ind Co Ltd | デイジタル式位相制御装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS524143A (en) * | 1975-06-27 | 1977-01-13 | Mitsubishi Electric Corp | Digital filter |
| JPS55124317A (en) * | 1979-03-20 | 1980-09-25 | Mitsubishi Electric Corp | Digital filter circuit |
| JPS57121317A (en) * | 1981-01-20 | 1982-07-28 | Ricoh Elemex Corp | Digital band pass filter |
-
1982
- 1982-12-02 JP JP57212216A patent/JPS59101920A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS524143A (en) * | 1975-06-27 | 1977-01-13 | Mitsubishi Electric Corp | Digital filter |
| JPS55124317A (en) * | 1979-03-20 | 1980-09-25 | Mitsubishi Electric Corp | Digital filter circuit |
| JPS57121317A (en) * | 1981-01-20 | 1982-07-28 | Ricoh Elemex Corp | Digital band pass filter |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6142015A (ja) * | 1984-08-02 | 1986-02-28 | Matsushita Electric Ind Co Ltd | デイジタル式位相制御装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0530085B2 (ja) | 1993-05-07 |
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