JPS6142015A - デイジタル式位相制御装置 - Google Patents
デイジタル式位相制御装置Info
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- JPS6142015A JPS6142015A JP16315784A JP16315784A JPS6142015A JP S6142015 A JPS6142015 A JP S6142015A JP 16315784 A JP16315784 A JP 16315784A JP 16315784 A JP16315784 A JP 16315784A JP S6142015 A JPS6142015 A JP S6142015A
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- digital
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-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02P—CONTROL OR REGULATION OF ELECTRIC MOTORS, ELECTRIC GENERATORS OR DYNAMO-ELECTRIC CONVERTERS; CONTROLLING TRANSFORMERS, REACTORS OR CHOKE COILS
- H02P23/00—Arrangements or methods for the control of AC motors characterised by a control method other than vector control
- H02P23/18—Controlling the angular speed together with angular position or phase
- H02P23/186—Controlling the angular speed together with angular position or phase of one shaft by controlling the prime mover
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Control Of Velocity Or Acceleration (AREA)
- Control Of Electric Motors In General (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はディジタル式位相制御装置に関するものである
。
。
従来例の構成とその問題点
第１図はディジタル式位相制御装置の従来例であり、１
Ｖｉ被制御体（モータまたｉｔモータにより駆動される
回転体）、２は被制御体１の回転数を検出する周波数発
電機（以下ＦＧと記す）、３はディジタル速度比較手段
、４はディジタル・アナログ変換器の１種であるパルス
幅変調手段（以下ＰＷＭと記す）、ｓＦｉ平滑用フィル
タ（以下ＬＰＦと記す）、６は混合手段、７はアナログ
式補償フィルタ、８ＩＩｉ被制御体１を駆動する駆動手
段、９は被制御体１の回転位相を検出する位相パルス発
生器（以下ＰＧと記す）、１ｏはディジタル位相比較手
段、１１はＰＷＭ、１２はＬＰＦ、１３はアナログ式補
償フィルタである。ここに、点線わく内はディジタル回
路である。
Ｖｉ被制御体（モータまたｉｔモータにより駆動される
回転体）、２は被制御体１の回転数を検出する周波数発
電機（以下ＦＧと記す）、３はディジタル速度比較手段
、４はディジタル・アナログ変換器の１種であるパルス
幅変調手段（以下ＰＷＭと記す）、ｓＦｉ平滑用フィル
タ（以下ＬＰＦと記す）、６は混合手段、７はアナログ
式補償フィルタ、８ＩＩｉ被制御体１を駆動する駆動手
段、９は被制御体１の回転位相を検出する位相パルス発
生器（以下ＰＧと記す）、１ｏはディジタル位相比較手
段、１１はＰＷＭ、１２はＬＰＦ、１３はアナログ式補
償フィルタである。ここに、点線わく内はディジタル回
路である。
以上の構成により、被制御体１の回転数すなわち回転速
度はＰＧ２により速度に比例した周波数の信号（ＦＧ倍
信号ＳＦＧ として検出する。そして、このＦＧ倍信
号Ｆ６ をディジタル速度比較手段３に入力し、クロッ
クパルスＣＫ１ によりその周波数をディジタル的に弁
別し、ディジタル速度誤差情報ＤｓＥ を検出する。得
られた速度誤差情報ＤＳＥ Ｆｉ２進数のディジタル信
号であるから、ＰＷＭ４でクロックパルスＣＫ２ に
よリハルス幅変調したＰＷＭ波ＳＰｗ１に変換する。こ
のＰＷＭ波５ＰＶＩ／Ｍは方形波であるから直流化する
ためにＬＰＦｓに通す。ＬＰＦ５の出力は混合手段６を
介してアナログ式補償フィルタ７０入力とする。
度はＰＧ２により速度に比例した周波数の信号（ＦＧ倍
信号ＳＦＧ として検出する。そして、このＦＧ倍信
号Ｆ６ をディジタル速度比較手段３に入力し、クロッ
クパルスＣＫ１ によりその周波数をディジタル的に弁
別し、ディジタル速度誤差情報ＤｓＥ を検出する。得
られた速度誤差情報ＤＳＥ Ｆｉ２進数のディジタル信
号であるから、ＰＷＭ４でクロックパルスＣＫ２ に
よリハルス幅変調したＰＷＭ波ＳＰｗ１に変換する。こ
のＰＷＭ波５ＰＶＩ／Ｍは方形波であるから直流化する
ためにＬＰＦｓに通す。ＬＰＦ５の出力は混合手段６を
介してアナログ式補償フィルタ７０入力とする。
これは定常状態での直流電位を基準電圧ｖＤＤ／２に固
定するためのものである。そして、補償フィルタ７の出
力を駆動手段８に導びき、駆動手段８により被制御体１
の回転速度を一定に制御する。
定するためのものである。そして、補償フィルタ７の出
力を駆動手段８に導びき、駆動手段８により被制御体１
の回転速度を一定に制御する。
一方、被制御体１の回転位相をＰＧ９により回転位相信
号（ＰＧ倍信号ＳＰＧ として検出する。
号（ＰＧ倍信号ＳＰＧ として検出する。
そして、このＰＧ倍信号ＰＧ と基準位置信号ＳＲＦを
ディジタル位相比較手段１ｏに入力し、クロックパルス
ＣＫｓ により基準信号ＳＲＦ とＰＧ倍信号ＰＧ
とをディジタル的に位相比較し、ディジタル位相誤差
情報ＤＰＥを検出する。得られた位相誤差情報ＤＰＥ
は２進数のディジタル信号であ−るから、ＰＷＭｌｌに
よりクロックパルスＣＫ４ によりパルス幅変調したＰ
ＷＭｅＳＰｗ２に変換する。
ディジタル位相比較手段１ｏに入力し、クロックパルス
ＣＫｓ により基準信号ＳＲＦ とＰＧ倍信号ＰＧ
とをディジタル的に位相比較し、ディジタル位相誤差
情報ＤＰＥを検出する。得られた位相誤差情報ＤＰＥ
は２進数のディジタル信号であ−るから、ＰＷＭｌｌに
よりクロックパルスＣＫ４ によりパルス幅変調したＰ
ＷＭｅＳＰｗ２に変換する。
このＰＷＭ波ＳＰｗ２も方形波であるから直流化するた
めにＬＰＦ１２に通す。そして、このＬＰＦ１２の出力
をアナログ式補償フィルタ１３に通した後に混合手段６
の入力とし、速度誤差情報ＤｓＥを直流化したＬＰＦｓ
の出力とミックスする。このようにすれば位相誤差情報
ＤＰＥに基づく被制御体１の速度変調が可能であり、Ｐ
Ｇ倍信号ＰＧが基準信号ＳＲＦ と一定の位相関係に
なるように回転位相を制御することができる。
めにＬＰＦ１２に通す。そして、このＬＰＦ１２の出力
をアナログ式補償フィルタ１３に通した後に混合手段６
の入力とし、速度誤差情報ＤｓＥを直流化したＬＰＦｓ
の出力とミックスする。このようにすれば位相誤差情報
ＤＰＥに基づく被制御体１の速度変調が可能であり、Ｐ
Ｇ倍信号ＰＧが基準信号ＳＲＦ と一定の位相関係に
なるように回転位相を制御することができる。
第２図はディジタル速度比較手段３の動作を示す波形図
、第３図はディジタル位相比較手段１０の動作を示す波
形図、第４図はアナログ式補ｍフィルタ７．１３の具体
回路例、第６図は第４図補償フィルタの周波数特性曲線
図である。
、第３図はディジタル位相比較手段１０の動作を示す波
形図、第４図はアナログ式補ｍフィルタ７．１３の具体
回路例、第６図は第４図補償フィルタの周波数特性曲線
図である。
第２図において、ＳＬｌ、ＳＰｌはＦＧ倍信号ＦＧとク
ロックパルスＣＫ１ とから作成したランチパルス、プ
リセットパルスであり、Ｍビットの２進カウンタで構成
されるディジタル速度比較手段３の下位Ｎビット出力を
取出すランチパルスＳＬ１とカウンタに初期値設定を行
なうプリセットパルスＳＰＲである。ラッチパルスＳＬ
１ はプリセットパルスＳＰ１ よりもタイミング的に
先行させている。ＳＴ１ は速度比較手段３のディジタ
ル的な動作をアナログ表示した台形波である。Ｔ、は速
度比較の基準周期、”ＦＧはＦＧ倍信ＳＦＧの周期を示
す。Ａは”ＦＧ＞”ｉの状態で被、制御体１０回転速度
が基準速度に比べて遅い状態であり、台形波８丁、の”
Ｌ″レベルラッチ（サンプリング）し、加速指令を出す
。Ｂは”ＦＧ＝Ｔｉの状態で回転速度が基準速度に等し
い状態であり、台形波ＳＴ１ の傾斜部中央位置をラッ
チする。Ｃは”ＦＧ＜”ｉの状態で回転速度が基準速度
に比べて早い状態であり、台形波ＳＴ１ の“Ｈ”レベ
ルをラッチし減速指令を出す。従って、定常状態Ｂから
過渡状態Ａ、Ｃにずれると加速、減速の指令を発し、被
制御体１０回転速度を定常状態に戻す動作をする。
ロックパルスＣＫ１ とから作成したランチパルス、プ
リセットパルスであり、Ｍビットの２進カウンタで構成
されるディジタル速度比較手段３の下位Ｎビット出力を
取出すランチパルスＳＬ１とカウンタに初期値設定を行
なうプリセットパルスＳＰＲである。ラッチパルスＳＬ
１ はプリセットパルスＳＰ１ よりもタイミング的に
先行させている。ＳＴ１ は速度比較手段３のディジタ
ル的な動作をアナログ表示した台形波である。Ｔ、は速
度比較の基準周期、”ＦＧはＦＧ倍信ＳＦＧの周期を示
す。Ａは”ＦＧ＞”ｉの状態で被、制御体１０回転速度
が基準速度に比べて遅い状態であり、台形波８丁、の”
Ｌ″レベルラッチ（サンプリング）し、加速指令を出す
。Ｂは”ＦＧ＝Ｔｉの状態で回転速度が基準速度に等し
い状態であり、台形波ＳＴ１ の傾斜部中央位置をラッ
チする。Ｃは”ＦＧ＜”ｉの状態で回転速度が基準速度
に比べて早い状態であり、台形波ＳＴ１ の“Ｈ”レベ
ルをラッチし減速指令を出す。従って、定常状態Ｂから
過渡状態Ａ、Ｃにずれると加速、減速の指令を発し、被
制御体１０回転速度を定常状態に戻す動作をする。
ここで、速度比較手段３においては定常状態Ｂの出力を
中央値、即ちＰＷＭ波ＳＰｗ１がデユーティ５ｏチとな
るように決めた訳であるが、ＰＷＭ波ＳＰｗ１をＬＰＦ
ｓで直流化して、混合手段６を介し駆動手段８に導ひい
ても必ずしもこの条件は守られない。それは、被制御体
１が固有の入出力特性を持つためであり、補償フィルタ
７が必要となる。この補償フィルタ７は、ディジタル速
度比較手段３と被制御体１とのマツチングをとる意味を
持っており、第４図に示す一般的な比例積分回路を用い
る。この回路は第６図に示すように直流領域のゲインを
無限大（実際にはオペアンプの直流ゲイン）にできるた
め、上述の矛盾を解消できる。即ち、第４図に示すよう
にオペアンプ１４の正相入力子に基準電圧ｖＤＤ／２を
与え、逆相入力−に他端が入力端に接続された入力抵抗
Ｒ４の一端を接続すると共に他端が出力端に接続された
＋７ｊ列接続の帰還コンデンサＣｆ 、帰還抵抗Ｒ，の
一端を接続する。また、オペアンプ１４の出力は出力端
に接続される。基準電圧ｖＤＤ／２は、回路の電源電圧
ｖＤＤの％の値℃あり、ＰＷＭ波Ｓ、ッ。
中央値、即ちＰＷＭ波ＳＰｗ１がデユーティ５ｏチとな
るように決めた訳であるが、ＰＷＭ波ＳＰｗ１をＬＰＦ
ｓで直流化して、混合手段６を介し駆動手段８に導ひい
ても必ずしもこの条件は守られない。それは、被制御体
１が固有の入出力特性を持つためであり、補償フィルタ
７が必要となる。この補償フィルタ７は、ディジタル速
度比較手段３と被制御体１とのマツチングをとる意味を
持っており、第４図に示す一般的な比例積分回路を用い
る。この回路は第６図に示すように直流領域のゲインを
無限大（実際にはオペアンプの直流ゲイン）にできるた
め、上述の矛盾を解消できる。即ち、第４図に示すよう
にオペアンプ１４の正相入力子に基準電圧ｖＤＤ／２を
与え、逆相入力−に他端が入力端に接続された入力抵抗
Ｒ４の一端を接続すると共に他端が出力端に接続された
＋７ｊ列接続の帰還コンデンサＣｆ 、帰還抵抗Ｒ，の
一端を接続する。また、オペアンプ１４の出力は出力端
に接続される。基準電圧ｖＤＤ／２は、回路の電源電圧
ｖＤＤの％の値℃あり、ＰＷＭ波Ｓ、ッ。
のデユーティ６０％に対応する。このようにずれは被制
御体１の固有の特性にかかわらず、基準電圧ｖＤＤ／２
にＬＰＦｓの出力レベルが一致するようにできるため、
ＦＧ倍信ＳＦＧの周期”ＦＧ が常に基準周期Ｔｉ
と一致するように制御することができる。
御体１の固有の特性にかかわらず、基準電圧ｖＤＤ／２
にＬＰＦｓの出力レベルが一致するようにできるため、
ＦＧ倍信ＳＦＧの周期”ＦＧ が常に基準周期Ｔｉ
と一致するように制御することができる。
ここで、第６図に示す周波数特性曲線の伝達関数Ｇ（Ｓ
）及び周波数ｆ１．ｆ２Ｆｉ周知の如く次式で計算され
る。
）及び周波数ｆ１．ｆ２Ｆｉ周知の如く次式で計算され
る。
ｆ１＝２、Ｔ。
・・・・・・・・・・・・＠）
ｆ２＝２ｔｒ Ｔ２
・・・・・・・・・・・・（３）
但し、Ｔ１＝Ｒｔ 、 Ｃ１、’ｒ２＝Ｒ（ＨＣ（１Ｓ
ｒＸ、ラプラス演算子である。
ｒＸ、ラプラス演算子である。
（１）式はさらに←）式に展開できる。
これから、第４図の回路が比例要素（第１項）と積分要
素（第２項）を有する比例ｆｊｉ分回路であることが明
らかである。また、Ｒ（＝Ｏとすれば積分要素のみの積
分回路である。
素（第２項）を有する比例ｆｊｉ分回路であることが明
らかである。また、Ｒ（＝Ｏとすれば積分要素のみの積
分回路である。
第３図に示すディジタル位相比較手段１０の動作は、基
準位相信号ＳＲＦ とクロックパルスＣＫ３とからプ
リセットパルスＳＰ２ を作成し、位相比較手段１ｏを
形成するにビットの２進カウンタに計数初期値をプリセ
ットする。そして、その下位エビットから位相誤差情報
ＤＰＥ を１１７出せるように等測的な台形波ＳＴ２
をディジタル的に形成する。一方、ＰＧ倍信ＳＰＧ と
クロックパルスＣＫ３とからラッチパルスＳＬ２ を作
成し、台形波ＳＴ２をランチ（サンプリング）して位相
誤差情報ＤＰＥを検出する。この位相比較手段１０も速
度比較手段３と同様、その動作中心を台形波ＳＴ２ の
傾斜部中央値にｐＷＭｉｓｐｗ２のデユーティ６ｏチに
対応させている。
準位相信号ＳＲＦ とクロックパルスＣＫ３とからプ
リセットパルスＳＰ２ を作成し、位相比較手段１ｏを
形成するにビットの２進カウンタに計数初期値をプリセ
ットする。そして、その下位エビットから位相誤差情報
ＤＰＥ を１１７出せるように等測的な台形波ＳＴ２
をディジタル的に形成する。一方、ＰＧ倍信ＳＰＧ と
クロックパルスＣＫ３とからラッチパルスＳＬ２ を作
成し、台形波ＳＴ２をランチ（サンプリング）して位相
誤差情報ＤＰＥを検出する。この位相比較手段１０も速
度比較手段３と同様、その動作中心を台形波ＳＴ２ の
傾斜部中央値にｐＷＭｉｓｐｗ２のデユーティ６ｏチに
対応させている。
ここで、補償フィルタ１３にはオペアンプを用いない一
次遅れ回路が通常用いられているが、第４図に示す比例
積分回路または積分回路を用いるのが性能上は望ましい
。
次遅れ回路が通常用いられているが、第４図に示す比例
積分回路または積分回路を用いるのが性能上は望ましい
。
以上のように、補償フィルタ７．１３に比例積分回路ま
たは積分回路を用いるのは、制御装置から見れば有益で
ある。しかし、この回路はアナログ回路であるがゆえに
次のような問題は避けられない。即ち、制御装置の一部
はディジタル化しているが最終的な基準値はアナログ値
ＶＥ、Ｄ／２で与えているので、ＶＤＤ／２のバラツキ
、ＰＷＭ波Ｓ Ｐｗｌ、２ｗ２の歪や”Ｌ”、”Ｈ”レベルのバラツキ
などで位相ずれを生じたり、温度、経時変化の影響を受
ける。また、フィルタの特性をＲＣ定数で決めているの
で、Ｒ，Ｃのバラツキによるｆ４！！性のバラツキが生
じ、制御系の設計裕度が下がるなどの問題点があった。
たは積分回路を用いるのは、制御装置から見れば有益で
ある。しかし、この回路はアナログ回路であるがゆえに
次のような問題は避けられない。即ち、制御装置の一部
はディジタル化しているが最終的な基準値はアナログ値
ＶＥ、Ｄ／２で与えているので、ＶＤＤ／２のバラツキ
、ＰＷＭ波Ｓ Ｐｗｌ、２ｗ２の歪や”Ｌ”、”Ｈ”レベルのバラツキ
などで位相ずれを生じたり、温度、経時変化の影響を受
ける。また、フィルタの特性をＲＣ定数で決めているの
で、Ｒ，Ｃのバラツキによるｆ４！！性のバラツキが生
じ、制御系の設計裕度が下がるなどの問題点があった。
発明の目的
本発明は上記従来の問題点を解消するものであり、係る
補償フィルタをディジタル化することにより、アナログ
要素に影響されないディジタル式位相制御装置を提供す
ることを目的とするもので、ある。
補償フィルタをディジタル化することにより、アナログ
要素に影響されないディジタル式位相制御装置を提供す
ることを目的とするもので、ある。
発明の構成
本発明は、被制御体の位相誤差情報をディジタル的に検
出する位相比較手段と、前記位相比較手段の出力を入力
ディジタル信号とし、基準ディジタル信号との差の絶対
値に比例した周波数にクロックパルスを分周する分周手
段と、前記分周手段の出力をクロック入力とし、かつ前
記入力ディジタル信号の最上位の少なくとも１ピノ）ま
たは前記入力ディジタル信号と前記基準ディジタル信号
とを大小判別する大小判別手段の出力をアップダウン信
号入力とするアップダウンカウンタとを具備し、前記ア
ップダウンカウンタの出力または前記アップダウンカウ
ンタの出力と前記入力ディジタル信号に係数を乗じる乗
算手段の出力とを加ｔｐ（減算）する゛加算（減算）手
段の出力により前記被制御体の回転位相を制御するもの
であり、基準値をディジタル値（基準ディジタル信号）
で与えるこによりアナログ要素に影響さｉ［ない完全デ
ィジタル式の位相制御装置を提供できる。
出する位相比較手段と、前記位相比較手段の出力を入力
ディジタル信号とし、基準ディジタル信号との差の絶対
値に比例した周波数にクロックパルスを分周する分周手
段と、前記分周手段の出力をクロック入力とし、かつ前
記入力ディジタル信号の最上位の少なくとも１ピノ）ま
たは前記入力ディジタル信号と前記基準ディジタル信号
とを大小判別する大小判別手段の出力をアップダウン信
号入力とするアップダウンカウンタとを具備し、前記ア
ップダウンカウンタの出力または前記アップダウンカウ
ンタの出力と前記入力ディジタル信号に係数を乗じる乗
算手段の出力とを加ｔｐ（減算）する゛加算（減算）手
段の出力により前記被制御体の回転位相を制御するもの
であり、基準値をディジタル値（基準ディジタル信号）
で与えるこによりアナログ要素に影響さｉ［ない完全デ
ィジタル式の位相制御装置を提供できる。
本発明はまた、速度制御ループと位相制御ループを有す
るディジタル式位相制御装置に於いて、速度制御ループ
に被制御体の速度誤差情報をディジタル的に検出する速
度比較手段を設け、前記と同様の分周手段、アップダウ
ンカウンタ、大小判別手段９乗算手段、加算（減算）手
段から成るディジタルフィルタにより前記速度誤差情報
を処理して前記被制御体の回転速度を制御する構成とす
ると共に位相制御ループに於いても前記と同様のディジ
タルフィルタを用い、前記位相誤差情報を処理したディ
ジタルフィルタの出力で前記速度比較手段を制御し、も
って前記被制御体の回転位相を制御するよう構成するこ
とができる。
るディジタル式位相制御装置に於いて、速度制御ループ
に被制御体の速度誤差情報をディジタル的に検出する速
度比較手段を設け、前記と同様の分周手段、アップダウ
ンカウンタ、大小判別手段９乗算手段、加算（減算）手
段から成るディジタルフィルタにより前記速度誤差情報
を処理して前記被制御体の回転速度を制御する構成とす
ると共に位相制御ループに於いても前記と同様のディジ
タルフィルタを用い、前記位相誤差情報を処理したディ
ジタルフィルタの出力で前記速度比較手段を制御し、も
って前記被制御体の回転位相を制御するよう構成するこ
とができる。
実施例の説明
第６図は本発明の基本構成を示すディジタル式位相制御
装置の電気的ブロック図である。
装置の電気的ブロック図である。
第６図本発明の第１図従来例との構成上の差異は、アナ
ログ式補償フィルタ７．１３を除去し、ディジタルフィ
ルタ１ｅ５．１６を新たな構成要素として用いている点
、ＰＷＭｖｌとＬＰＦ１２−を５．除去している点、混
合手段６を除去し、速度比較手段３を制御する構成にし
ている点である。ディジタルフィルタ１５は速度比較手
段３とＰＷＭ４との間に設け、ディジタルフィルタ１ｅ
は位相比較手段１ｏと速度比較手段３との間に設けてい
る。
ログ式補償フィルタ７．１３を除去し、ディジタルフィ
ルタ１ｅ５．１６を新たな構成要素として用いている点
、ＰＷＭｖｌとＬＰＦ１２−を５．除去している点、混
合手段６を除去し、速度比較手段３を制御する構成にし
ている点である。ディジタルフィルタ１５は速度比較手
段３とＰＷＭ４との間に設け、ディジタルフィルタ１ｅ
は位相比較手段１ｏと速度比較手段３との間に設けてい
る。
従って、ＰＷＭ４の出力ＳＰｗ、ＶｉＬＰＦ６で直流化
し、駆動手段８に導びいている。さらに、ディジタルフ
ィルタ１５．１６はそれぞれ基準値を基準ディジタル信
号Ｄｓｏ、ＤＰｏ で与え、かつ第６゜第６のクロック
パルスＣＫｔｓ 、 ＣＫｅによりそのフィルタ特性を
設定する構成にしている。
し、駆動手段８に導びいている。さらに、ディジタルフ
ィルタ１５．１６はそれぞれ基準値を基準ディジタル信
号Ｄｓｏ、ＤＰｏ で与え、かつ第６゜第６のクロック
パルスＣＫｔｓ 、 ＣＫｅによりそのフィルタ特性を
設定する構成にしている。
第７図、第８図は第６図に用いるディジタルフィルタ１
６．１６の具体例である。
６．１６の具体例である。
第７図において、１７Ｖｉ大小判別手段、１８ｉｊ分周
手段、１９はアップダウンカウンタ、２０は乗算手段、
１１−加′ｓ（減算）手段である。
手段、１９はアップダウンカウンタ、２０は乗算手段、
１１−加′ｓ（減算）手段である。
入力ディジタル信号り、と基準ディジタル信号Ｄ０とを
大小判別手段１７の入力とし大小判別を行ない、例えば
、Ｄｏ〉Ｄ、なら”Ｌ”（”Ｈ”）。
大小判別手段１７の入力とし大小判別を行ない、例えば
、Ｄｏ〉Ｄ、なら”Ｌ”（”Ｈ”）。
Ｄ０≦Ｄ１なら”Ｈ”（”Ｌ”）の出方、或いはり。
〈ＤｌならＬ′じＨ″） 、 Ｄ。−” Ｄ、なら”
Ｈ”じＬ″）の出力Ｓ２ を得、アップダウンカウンタ
１９のアップダウン信号入力とする。
Ｈ”じＬ″）の出力Ｓ２ を得、アップダウンカウンタ
１９のアップダウン信号入力とする。
入力デジタル信号Ｄ１．基準ディジタル信号Ｄ０はまた
クロックパルスＣＬＫと共に分周手段１８の入力とし、
入力ディジタル信号Ｄ１ と基準ディジタル信号Ｄ０
との差の絶対値ＩＤ１−Ｄｏｌに比例した周波数にクロ
ックパルスＣＬＫを分周し、分周出力Ｓ１ をアップダ
ウンカウンタ１９のクロック入力とする。
クロックパルスＣＬＫと共に分周手段１８の入力とし、
入力ディジタル信号Ｄ１ と基準ディジタル信号Ｄ０
との差の絶対値ＩＤ１−Ｄｏｌに比例した周波数にクロ
ックパルスＣＬＫを分周し、分周出力Ｓ１ をアップダ
ウンカウンタ１９のクロック入力とする。
アップダウンカウンタ１９は、クロック入力Ｓ１とアッ
プダウン信号入力Ｓ２とによりアップまたはダウンの計
数動作をし、その出力Ｄ２を得る。
プダウン信号入力Ｓ２とによりアップまたはダウンの計
数動作をし、その出力Ｄ２を得る。
ここに、アップダウンカウンタ１９の出力ディジタル信
号Ｄ２Ｆｉ、基準ディジタル信号Ｄ０を基準値として入
力ディジタル信号Ｄ１ を積分した出力である。これ
は丁度第４図従来例の比例積分回路の積分動作をディジ
タル的に具現したものである。
号Ｄ２Ｆｉ、基準ディジタル信号Ｄ０を基準値として入
力ディジタル信号Ｄ１ を積分した出力である。これ
は丁度第４図従来例の比例積分回路の積分動作をディジ
タル的に具現したものである。
一方、比例要素を付加するために入力ディジタル信号Ｄ
１ は乗算手段２００Å力とし、係数を乗じた出力Ｄ３
を加算（減算）手段２１において積分出力Ｄ２と加算（
減算）シ、比例積分出力Ｄ４を得る。これにより第４図
従来例と等価な比例積分回路をディジタル的に異見する
ことができる。ここで、加算手段２１Ｆｉ、アップダウ
ンカウンタ１９がり、〉Ｄｏのときアップでり、くＤｏ
のときダウンなら加算とし、Ｄ、〉Ｄｏのときダウンで
Ｄｌ＜Ｄｏのときアップなら減算を行なう構成とする。
１ は乗算手段２００Å力とし、係数を乗じた出力Ｄ３
を加算（減算）手段２１において積分出力Ｄ２と加算（
減算）シ、比例積分出力Ｄ４を得る。これにより第４図
従来例と等価な比例積分回路をディジタル的に異見する
ことができる。ここで、加算手段２１Ｆｉ、アップダウ
ンカウンタ１９がり、〉Ｄｏのときアップでり、くＤｏ
のときダウンなら加算とし、Ｄ、〉Ｄｏのときダウンで
Ｄｌ＜Ｄｏのときアップなら減算を行なう構成とする。
第８図は第７図の構成を簡素化したものである。
即ち、大小判別手段１７を除去し、アップダウンカウン
タ１９のアップダウン信号入力として、入力ディジタル
信号Ｄ１ の最上位の少なくとも１ビットの信号Ｓ３を
用いる構成とする。例えば、基準ディジタル信号Ｄ０を
入力ディジタル信号の中央値（’Ａ ） １０〜０（ま
たは０１〜１）に設定し、入力ディジタル信号Ｄ１ の
最上位の１ピツトをアップダウン信号Ｓ３として用いる
。このようにすれば、大小判別手段１７は不安にできる
。但し、大小判別手段１７を有する場合Ｃ［基準ディジ
タル信号り。を任意な値に設定できる特徴がある。しか
し、入力ディジタル信号り、のダイナミックレンジを大
きくとる場合は、通常人力ディジタル信号Ｄ１ の中央
値（３Ａ）を基準ディジタル信号Ｄ０とするのが望まし
く、この点では第８図の構成で十分である。
タ１９のアップダウン信号入力として、入力ディジタル
信号Ｄ１ の最上位の少なくとも１ビットの信号Ｓ３を
用いる構成とする。例えば、基準ディジタル信号Ｄ０を
入力ディジタル信号の中央値（’Ａ ） １０〜０（ま
たは０１〜１）に設定し、入力ディジタル信号Ｄ１ の
最上位の１ピツトをアップダウン信号Ｓ３として用いる
。このようにすれば、大小判別手段１７は不安にできる
。但し、大小判別手段１７を有する場合Ｃ［基準ディジ
タル信号り。を任意な値に設定できる特徴がある。しか
し、入力ディジタル信号り、のダイナミックレンジを大
きくとる場合は、通常人力ディジタル信号Ｄ１ の中央
値（３Ａ）を基準ディジタル信号Ｄ０とするのが望まし
く、この点では第８図の構成で十分である。
なお、第７図、第８図のアップダウンカウンタ１９には
オーバーフロー、アンダーフロ一対策を付加する必要が
ある。これは、アップ指令でカウンタ出力Ｄ２が最大値
になったらカウント停止し、次のダウン指令でダウンカ
ウントするようにし、かつダウン指令で最小値になった
らカウント停止し、次のアップ指令でアップカウントす
るように構成する。さらに、加算（減算）手段２１の出
力Ｄ４はＩＪ ミッタ回路（不図示）を通し、入力ディ
ジタル信号Ｄ１ のビット数と等しくなるように構成し
てもよい。
オーバーフロー、アンダーフロ一対策を付加する必要が
ある。これは、アップ指令でカウンタ出力Ｄ２が最大値
になったらカウント停止し、次のダウン指令でダウンカ
ウントするようにし、かつダウン指令で最小値になった
らカウント停止し、次のアップ指令でアップカウントす
るように構成する。さらに、加算（減算）手段２１の出
力Ｄ４はＩＪ ミッタ回路（不図示）を通し、入力ディ
ジタル信号Ｄ１ のビット数と等しくなるように構成し
てもよい。
ここに、ディジタルフィルタの伝達関数Ｇ （Ｓ）はで
ある。これは、Ｇ４１式をＴ２／Ｔ１＝に、Ｔ１＝１／
ｆｃＫと置いたときの式にほかならない。ここで、Ｋは
ｍ段２ｏの係数、ｆＣＫはクロ、クパルスＣＬＫを分周
手段１８で分周し、得られる最小周波数、即ちＩＤ１−
ＤＯＩ＝１のときの分周出力Ｓ１ の周波数である。
ある。これは、Ｇ４１式をＴ２／Ｔ１＝に、Ｔ１＝１／
ｆｃＫと置いたときの式にほかならない。ここで、Ｋは
ｍ段２ｏの係数、ｆＣＫはクロ、クパルスＣＬＫを分周
手段１８で分周し、得られる最小周波数、即ちＩＤ１−
ＤＯＩ＝１のときの分周出力Ｓ１ の周波数である。
以上説明した第７図、第８図のディジタルフィルタを第
６図のディジタルフィルタ１６に用いる場合は、入力デ
ィジタル信号Ｄ１をＤｓＥ、基準ディジタル信号Ｄ０を
Ｄｓｏ、クロックパルスＣＬＫをＣＫｅｓ とする。
６図のディジタルフィルタ１６に用いる場合は、入力デ
ィジタル信号Ｄ１をＤｓＥ、基準ディジタル信号Ｄ０を
Ｄｓｏ、クロックパルスＣＬＫをＣＫｅｓ とする。
そして、ディジタルフィルタ１５を積分回路とする場合
はアップダウンカウンタ１９の出力Ｄ２を出力ディジタ
ル信号ＤｓＤ とし、比例積分回路とする場合は加算（
減算）ｆ段２１の出力Ｄ４を出力ディジタル信号ＤｓＤ
とする。
はアップダウンカウンタ１９の出力Ｄ２を出力ディジタ
ル信号ＤｓＤ とし、比例積分回路とする場合は加算（
減算）ｆ段２１の出力Ｄ４を出力ディジタル信号ＤｓＤ
とする。
また、ディジタルフィルタ１６に用いる場合も全く同様
であり、ＤｌがＤＰＥ、ＤｏがＬａｐ□ 、 ＣＬ、Ｐ
−がＣＫ６．Ｄ２またはＤ４がＤＰＤにそれぞれ対応す
る。
であり、ＤｌがＤＰＥ、ＤｏがＬａｐ□ 、 ＣＬ、Ｐ
−がＣＫ６．Ｄ２またはＤ４がＤＰＤにそれぞれ対応す
る。
なお、本発明に適用したディジタルフィルタは、公知の
累積加算方式のもの、即ち離散的な入力ディジタル信号
に離散的な処理を加えて離散的な出カディジタル信号を
得るものと比較すると、アンプダウンカウンタにより離
散的な入力ディジタル信号に応じてアップまたはダウン
カウントする処理を行なっているので、連続的な動作を
するアナログ式のフィルタ（第４図の従来例）に極めて
近い特性のものが得られる特長がち杢。
累積加算方式のもの、即ち離散的な入力ディジタル信号
に離散的な処理を加えて離散的な出カディジタル信号を
得るものと比較すると、アンプダウンカウンタにより離
散的な入力ディジタル信号に応じてアップまたはダウン
カウントする処理を行なっているので、連続的な動作を
するアナログ式のフィルタ（第４図の従来例）に極めて
近い特性のものが得られる特長がち杢。
次に、ディジタルフィルタ１６の出力ＤＰＤによりディ
ジタル速度比較手段３を制御して速度変調する方法につ
いて説明する。
ジタル速度比較手段３を制御して速度変調する方法につ
いて説明する。
まず、１つの方法として、速度比較手段３で得られる速
度誤差情報に出力ＤＰＤ を加算するやり方がある。こ
れは速度比較手段３の出力部に加算手段を設けて加算し
２、その出力を第６図のＤｓＥとすればよい。今１つの
方法として速度比較手段３に２進カウンタを用いている
ので、カウンタに出力ＤＰＤ をロードする手法である
。これは、通常のプリセット動作に加えて、出力ＤＰＤ
のプリセットが可能な構成とすれば容易に実現できる。
度誤差情報に出力ＤＰＤ を加算するやり方がある。こ
れは速度比較手段３の出力部に加算手段を設けて加算し
２、その出力を第６図のＤｓＥとすればよい。今１つの
方法として速度比較手段３に２進カウンタを用いている
ので、カウンタに出力ＤＰＤ をロードする手法である
。これは、通常のプリセット動作に加えて、出力ＤＰＤ
のプリセットが可能な構成とすれば容易に実現できる。
さらに、詳述すれば、速度比較手段３を形成する、２進
カウンタに、まず第１回目のプリセット動作を行なう。
カウンタに、まず第１回目のプリセット動作を行なう。
そして、カウント後所定計数値を検出して、検出したパ
ルスに基づいて第２回目のプリセット動作を行なう構成
とする。ここで、第１゜第２回目のプリセット値は何れ
か一方を出方ＤＰＤとし、他方を補正した計数初期値と
する。なお、この計数初期値は２進カウンタがアップカ
ウンタである場合は出力ＤＰｐ の中央値を補正値とし
て加算した値、ダウンカウンタである場合は出力ＤＰＤ
の中央値を補正値として減算した値とすればよい。
ルスに基づいて第２回目のプリセット動作を行なう構成
とする。ここで、第１゜第２回目のプリセット値は何れ
か一方を出方ＤＰＤとし、他方を補正した計数初期値と
する。なお、この計数初期値は２進カウンタがアップカ
ウンタである場合は出力ＤＰｐ の中央値を補正値とし
て加算した値、ダウンカウンタである場合は出力ＤＰＤ
の中央値を補正値として減算した値とすればよい。
発明の効果
本発明は、アナログ式フィルタの動作に極めて近いディ
ジタルフィルタを速度制御ループ、位相制御ループに用
いたディジタル位相制御装置を具現したため、アナログ
要素に影響されない完全ディジタル化を計ることができ
る。°また、フィルタの特性はクロックパルスの周波数
により設定でき温度、経時変化の影響を受けることがな
い等多くの特長を有し、その実用的効果は極めて大であ
る。
ジタルフィルタを速度制御ループ、位相制御ループに用
いたディジタル位相制御装置を具現したため、アナログ
要素に影響されない完全ディジタル化を計ることができ
る。°また、フィルタの特性はクロックパルスの周波数
により設定でき温度、経時変化の影響を受けることがな
い等多くの特長を有し、その実用的効果は極めて大であ
る。
＠１図は従来のディジタル式位相制御装置ｎを示す電気
的ブロック図、第２図はディジタル式速度比較手段の動
作波形図、第３図はディジタル式位相比較手段の動作波
形図、ｆｉｒ、ａ図ｉｔ従来のアナログ式補償フィルタ
の回路図、第ＥＳ１ｍヒ１第４図の周波Ｉ！Ｉ特性曲線
図、第６図は本発明ＶＣおける一実施例のディジタル式
位相制御装置の電気的ブロック図、第Ｔ図、第８因は本
発明の警部であるディジタルフィルタの第１．第２の具
体例を示す１Ｌ気内的ブロックである。 ３・・・・・・ディジタル速度比較手段、１０・・・・
・ディジタル位相比較手段、１５．１６・・・・ディジ
タルフィルタ、１７・・・・・大小判別手段、１８・・
・・・・分周手段、１９・・・・・アップダウンカウン
タ、２０・・・・・乗算手段、２１・・・・・・加算（
減算）手段。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第３１ＸＩ ＳＬｌ
−第４図 第５図 ６６図 ９ｒル
的ブロック図、第２図はディジタル式速度比較手段の動
作波形図、第３図はディジタル式位相比較手段の動作波
形図、ｆｉｒ、ａ図ｉｔ従来のアナログ式補償フィルタ
の回路図、第ＥＳ１ｍヒ１第４図の周波Ｉ！Ｉ特性曲線
図、第６図は本発明ＶＣおける一実施例のディジタル式
位相制御装置の電気的ブロック図、第Ｔ図、第８因は本
発明の警部であるディジタルフィルタの第１．第２の具
体例を示す１Ｌ気内的ブロックである。 ３・・・・・・ディジタル速度比較手段、１０・・・・
・ディジタル位相比較手段、１５．１６・・・・ディジ
タルフィルタ、１７・・・・・大小判別手段、１８・・
・・・・分周手段、１９・・・・・アップダウンカウン
タ、２０・・・・・乗算手段、２１・・・・・・加算（
減算）手段。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第３１ＸＩ ＳＬｌ
−第４図 第５図 ６６図 ９ｒル
Claims (2)
- （１）被制御体の位相誤差情報をディジタル的に検出す
る位相比較手段と、前記位相比較手段の出力を入力ディ
ジタル信号とし、基準ディジタル信号との差の絶対値に
比例した周波数にクロックパルスを分周する分周手段と
、前記分周手段の出力をクロック入力とし、かつ前記入
力ディジタル信号の最上位の少なくとも１ビットまたは
前記入力ディジタル信号と前記基準ディジタル信号とを
大小判別する大小判別手段の出力をアップダウン信号入
力とするアップダウンカウンタとを具備し、前記アップ
ダウンカウンタの出力または前記アップダウンカウンタ
の出力と前記入力ディジタル信号に係数を乗じる乗算手
段の出力とを加算（減算）する加算（減算）手段の出力
により前記被制御体の回転位相を制御することを特徴と
するディジタル式位相制御装置。 - （２）被制御体の速度誤差情報をディジタル的に検出す
る速度比較手段と、前記速度比較手段の出力を第１の入
力ディジタル信号とし、第１の基準ディジタル信号との
差の絶対値に比例した周波数に第１のクロックパルスを
分周する第１の分周手段と、前記第１の分周手段の出力
をクロック入力とし、かつ前記第１の入力ディジタル信
号の最上位の少なくとも１ビットまたは前記第１の入力
ディジタル信号と前記第１の基準ディジタル信号とを大
小判別する大小判別手段の出力をアップダウン信号入力
とする第１のアップダウンカウンタと、前記被制御体の
位相誤差情報をディジタル的に検出する位相比較手段と
、前記位相比較手段の出力を第２の入力ディジタル信号
とし、第２の基準ディジタル信号との差の絶対値に比例
した周波数に第２のクロックパルスを分周する第２の分
周手段と、前記第２の分周手段の出力をクロック入力と
し、かつ前記第２の入力ディジタル信号の最上位の少な
くとも１ビットまたは前記第２の入力ディジタル信号と
前記第２の基準ディジタル信号とを大小判別する第２の
大小判別手段の出力をアップダウン信号入力とする第２
のアップダウンカウンタとを具備し、前記第１のアップ
ダウンカウンタの出力または前記第１のアップダウンカ
ウンタの出力と前記第１の入力ディジタル信号に係数を
乗じる第１の乗算手段の出力とを加算（減算）する第１
の加算（減算）手段の出力により前記被制御体を制御す
ると共に前記第２のアップダウンカウンタの出力または
前記第２のアップダウンカウンタの出力と前記第２の入
力ディジタル信号に係数を乗じる第２の乗算手段の出力
とを加算（減算）する第２の加算（減算）手段の出力に
より前記速度比較手段を制御して前記被制御体の回転位
相を制御することを特徴とするディジタル式位相制御装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16315784A JPS6142015A (ja) | 1984-08-02 | 1984-08-02 | デイジタル式位相制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16315784A JPS6142015A (ja) | 1984-08-02 | 1984-08-02 | デイジタル式位相制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6142015A true JPS6142015A (ja) | 1986-02-28 |
Family
ID=15768309
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16315784A Pending JPS6142015A (ja) | 1984-08-02 | 1984-08-02 | デイジタル式位相制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6142015A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63143098U (ja) * | 1987-03-10 | 1988-09-20 | ||
| JPH03169287A (ja) * | 1989-11-27 | 1991-07-22 | Matsushita Electric Ind Co Ltd | 回転体の制御装置 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5959088A (ja) * | 1982-09-29 | 1984-04-04 | Hitachi Ltd | 制御回路の「ろ」波回路 |
| JPS59100609A (ja) * | 1982-11-30 | 1984-06-09 | Matsushita Electric Ind Co Ltd | デイジタルフイルタ |
| JPS59101920A (ja) * | 1982-12-02 | 1984-06-12 | Matsushita Electric Ind Co Ltd | デイジタルフイルタ |
| JPS59116962A (ja) * | 1982-12-24 | 1984-07-06 | Nippon Kogaku Kk <Nikon> | 回転検出装置 |
-
1984
- 1984-08-02 JP JP16315784A patent/JPS6142015A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5959088A (ja) * | 1982-09-29 | 1984-04-04 | Hitachi Ltd | 制御回路の「ろ」波回路 |
| JPS59100609A (ja) * | 1982-11-30 | 1984-06-09 | Matsushita Electric Ind Co Ltd | デイジタルフイルタ |
| JPS59101920A (ja) * | 1982-12-02 | 1984-06-12 | Matsushita Electric Ind Co Ltd | デイジタルフイルタ |
| JPS59116962A (ja) * | 1982-12-24 | 1984-07-06 | Nippon Kogaku Kk <Nikon> | 回転検出装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63143098U (ja) * | 1987-03-10 | 1988-09-20 | ||
| JPH03169287A (ja) * | 1989-11-27 | 1991-07-22 | Matsushita Electric Ind Co Ltd | 回転体の制御装置 |
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